专利名称：：制作一集成电路的方法
技术领域：
：本发明涉及集成电路，且特别与金属氧化物半导体场效应晶体管(MOSFETs)技术有关。
背景技术：
：硅互补式金属氧化物半导体(SiliconCMOS)装置技术已将元件尺寸(devicedimension)缩小至少一个数量级，且预期在十年内持续缩小至次5纳米范围(sub-5nmrange)0不断演进的工艺技术使得元件尺寸愈来愈小。然而，元件尺寸的缩小却会使电路与系统层级的设计面临重大挑战，包括电源电位(powersupplyvoltage)下降、漏电流增加、可靠度(reliability)降低、以及集成系统中显著上升的功率密度(powerdensity)。图1将电源电位、功率密度相对于与元件尺寸的关系图像化，分别以数据轨迹105、110显示。元件尺寸自0.5微米缩小至0.13微米(标号115所示范围)时，定电场微缩(constantfieldscaling)技术可被采用，用以随着元件尺寸缩小降低电源电位。在定电场微缩技术中，电源电位成比例地随元件尺寸缩小而降低。定电场微缩的一项优点是元件尺寸由0.5微米缩小到0.13微米时，功率密度大体上维持在定值。元件尺寸自130纳米缩小至32纳米(标号120所示范围)时，定电场微缩不再适用。因为电源电位的快速降低将导致集成电路易受噪音干扰、且有可靠性问题。取而代之的是，在单位元件宽度导通电流(drivecurrentperdevicewidth)增加时，仍令电源电位维持在接近定值。性能提升器(performancebooster)，例如应变基板(strainedsubstrate)技术…等等，用于助长单位元件宽度导通电流。在单位元件宽度导通电流增加的状况下，近似定值的电源电位将严重增加功率密度，导致诸多问题产生。例如集成电路的热消耗(heatdissipation)问题，以及因过热而缩短装置寿命。无疑地，元件尺寸缩小到32纳米以下(标号125所示范围)时，考虑到过热问题，功率密度不应持续剧烈增加。理想状态下，功率密度最好维持在定值、或甚至随着元件尺寸缩小而降低(如数据轨迹130所示)。为了得到近似定值的功率密度，电源电位可能需要被降低(如数据轨迹135所示)。
发明内容本发明的目的在于克服现有技术中的缺陷。以一种实施方式提供一种制作一集成电路的方法。该方法包括根据一第二工艺计算适用至一第一工艺的定值缩放参数；为了以该第一工艺制作该集成电路，计算出可设定缩放参数；根据上述可设定缩放参数决定该集成电路的参数；以及制作该集成电路，其中采用为该集成电路所设定的上述参数。与该第二工艺相较，该第一工艺所制作的装置的元件尺寸较小。此外，上述可设定缩放参数基于上述定值缩放参数而设定。以另一种实施方式提供一种制作一集成电路的方法。该方法包括针对该集成电路提供一设计，其中该设计基于一第一工艺；针对一第二工艺调整该设计；根据该第一工艺以及该第二工艺计算出可设定缩放参数；根据上述可设定缩放参数设定集成电路参数；以及以所设定的集成电路参数制作该集成电路。以另一种实施方式公开一种制作一集成电路的方法。该方法包括接收该集成电路关于一第一工艺的一设计；根据上述第一与第二工艺接收工艺相关参数；基于该第二工艺产生该设计的电路布局；对采用第二工艺设计规则的该电路布局执行一设计规则检验；以及使用该第二工艺制作该集成电路。前述内容大体上叙述本发明的特征与技术优势，以帮助理解后续实施例的详细内容。其余的实施方式特征与优势将于以下内容讨论，以形成本发明权利要求所欲保护的主题。本领域技术人员也许会以本发明所公开的概念与特殊实施方式为技术基础，对其他架构或程序进行修改或设计，以完成与本发明相同的目的。必须声明的是，如此等效结构仍是属于本发明权利要求所欲保护的精神与范畴。本发明可得到近似定值的功率密度。图1将电源电位与功率密度相对于元件尺寸的数据图形化；图2图解单位元件宽度导通电流缩放参数相对于电源电位缩放参数的关系；图3a为一流程图，其中图解计算可设定缩放参数的流程；图3b为一流程图，其中图解计算定值缩放参数的流程；图4为一流程图，其中图解一现存集成电路设计的缩放流程；以及图5为一流程图，其中图解一集成电路的制作流程。其中，附图标记说明如下105数据轨迹，描绘电源电位相对于元件尺寸的数据；110数据轨迹，描绘功率密度相对于元件尺寸的数据；115元件尺寸范围，包含0.5微米下至0.13微米；120元件尺寸范围，包含0.13微米下至32纳米；125元件尺寸范围，包含32纳米下至5纳米；130数据轨迹，描绘理想的功率密度；135数据轨迹，描绘理想的电源电位；205标示固定效能时，kx与kv的关系；210标示固定功率密度时，Ii1与kv的关系；215位于(kIkv)坐标(1，1)的落点；220位于(kIkv)坐标(0.9，1.2)的落点；225位于(kIkv)坐标(0.84，0.84)的落点；230位于(kIkv)坐标(0.7，1)的落点；235理想设计目标于(kI;kv)坐标上所在区域；300流程，用以计算上述可设定缩放参数；350流程，用以计算第一与第二工艺的定值缩放参数；400流程，用以对一现存集成电路进行第一与第二工艺之间的缩放设计；500流程，用以制作一集成电路；Ic1单位元件宽度导通电流缩放参数；以及kv电源电位缩放参数。具体实施例方式以下详细讨论多种实施方式的要件与使用。必须声明的是，所公开内容提供多种可实施的发明概念，可实现在广泛多样的特定领域中。所讨论的特定实施方式仅为本发明的实现与使用的一些特定方式，并非意图限定本发明范围。在以下实施方式中，设定以22纳米元件尺寸的工艺来制作集成电路。然而，也可改以其他元件尺寸的工艺来制作集成电路，例如，15纳米、10纳米、7纳米、5纳米…等。此外，所述实施方式可应用于大于22纳米元件尺寸的工艺。随着工艺技术日益发展、元件尺寸愈来愈小，所需工艺的变化可由多个缩放参数决定。部分缩放参数与工艺本身有关，且可为定值。举例说明之，第一种定值缩放参数(fixedscalingfactor)为面积缩放参数(areasealingfactor)kA，可通过比较不同工艺所制作的类似电路方块之间的缩放关系，得到其定义。所比较的特定电路方块可为一IP区块。第二种的定值缩放参数为延迟量缩放参数(delayscalingfactor)kt，可定义为不同工艺的延迟量的比例。例如，延迟量缩放参数kt可定义为不同工艺所制作的元件的固有延迟量(intrinsicdelays)的比例。或者，所述延迟量缩放参数kt可被定义为不同工艺所制作的电路的延迟量的比例。其他缩放参数可由电路设计者设定，也可基于上述定值缩放参数决定。举例说明之，第一种可设定缩放参数(settablescalingfactor)为一电源电位缩放参数(powersupplyvoltagescalingfactor)kv，可定义为不同工艺的电源电位的比例。第二种可设定缩放参数为单位元件宽度导通电流缩放参数、，可被定义为不同工艺的单位元件宽度导通电流的比例。可设定缩放参数可以经验值设计，或藉实际电路及/或模拟方式求得。上述缩放参数(包括定值缩放参数、以及可设定缩放参数)可对相关工艺的电路的整体效能_包括，功率消耗、功率密度等_有一定影响。由于定值缩放参数与工艺相关，且在工艺确定后通常不会改变，电路设计者通常藉调整可设定缩放参数来达到预设的电路特性。图2显示元件尺寸缩小时，单位元件宽度导通电流缩放参数Ic1与电源电位缩放参数<的关系。对角直线205代表固定效能(constantperformance)，其上单位元件宽度导通电流与电源电位有同样的缩放值。曲线210代表固定功率密度(constantpowerdensity)。若单位元件宽度导通电流、与电源电位有缩放发生，则落在曲线210上，功率密度维持定值。此段讨论位于坐标(1，1)的落点215。该落点215代表单位宽度导通电流、与电源电位皆无实施缩放操作。单位元件宽度导通电流缩放参数为1时，单位元件宽度导通电流不随元件尺寸缩小而降低。类似地，电源电位缩放参数为1时，电源电位不随元件尺寸缩小而降低。在单位元件宽度导通电流、及电源电位皆没有发生缩放操作的状态下，如图2所示，整体效能没有改变，但功率密度会随着元件尺寸缩小而变大。原因是，元件尺寸缩小会致使单位面积的元件密度增加。例如，单位面积中会封装更多元件。此段讨论位于坐标(0.9，1.2)的落点220。该落点220代表单位元件宽度导通电6流与电源电位皆有实施缩放操作，其中，电源电位有些微下降、且单位元件宽度导通电流有增加。落点220所呈现的单位元件宽度导通电流、与电源电位缩放，为现今工艺缩放中很常见状况。此设计在显著改善整体效能的同时，也会使功率密度大幅增加，导致先前讨论到的功率相关问题发生。此段讨论位于坐标(0.84，0.84)的落点225。落点225代表单位元件宽度导通电流、以及电源电位皆有实行缩放操作，其中，电源电位、与单位元件宽度导通电流皆为等量降低。等量降低(或增加)单位元件宽度导通电流、以及电源电位，会使得整体效能不随元件尺寸缩小而改变。此外，如图2所示，元件尺寸缩小时，若单位元件宽度导通电流、以及电源电位皆以0.84参数调降，功率密度也会维持在定值。该缩放参数0.84根据特定工艺参数而设计，可随不同工艺技术有所调整。所述参数值0.84并非意图限制此实施例的范围或精神。此段讨论位于坐标(0.7、1)的落点230。落点230显示仅电源电位有实行缩放操作。落点230可作为前述定电场微缩技术的说明例。如图所示，虽然此设计可提升整体效能、且维持定功率密度，但可能需要大幅降低电源电位。若电源电位逼近电性接地(electricalground)的电位，则可能有可靠度与运作问题发生。区域235显示理想的设计目标，其中仅对电源电位、与单位元件宽度导通电流进行小幅度的缩放，即有效提升的整体效能。此外，还能降低功率密度。虽然图2以圆形方式表示区域235，但其也有可能为不规则形状。详细状况可由工艺决定。图3a图解一流程300，其中计算上述可设定缩放参数。流程300可用于一集成电路的设计与制作，提供计算上述可设定缩放参数的步骤。流程300可基于一第一工艺以及一第二工艺。第一工艺用于制作该集成电路。第二工艺用作一参考工艺。通常，第一工艺可能是仍在发展的工艺技术、或已被发表用于制作高价位、高效能的集成电路。至于第二工艺则可为已经完善测试、实现的工艺技术。例如，第二工艺可为一般消费形产品的集成电路的工艺技术。通常，第一工艺所生产的装置的元件尺寸会小于第二工艺所生产的装置的元件尺寸。流程300可由决定定值缩放参数开始，其中，定值缩放参数的设定(方块305)基于上述第一以及第二工艺。如先前所讨论，定值缩放参数可包括一面积缩放参数kA以及一延迟量缩放参数kt。面积缩放参数kA可由比较类似(或相同)的电路方块决定，比较用的电路方块需各自由第一与第二工艺所实现。例如，若第一工艺的元件尺寸为22纳米，且第二工艺的元件尺寸为45纳米，则面积缩放参数kA可为22/45、或约0.49。延迟量缩放参数kt可由比较类似(或相同)装置、或电路方块的延迟量决定。例如，若第一工艺制作的反相器的实体延迟为约2.5ps，且第二工艺制作的反相器的实体延迟为5ps，则延迟量缩放参数kt可为2.5/5、或约0.50。图3b图解流程350，其中计算第一与第二工艺的定值缩放参数。回到图3a，计算定值缩放参数后，可计算上述可设定缩放参数(方块310与315)。若使定值缩放参数与可设定缩放参数遵循以下方程式，可使上述可设定缩放参数为理想的设计(如，落入图2区域235)，方程式表示如下kv-Ic1<沉-Icl，1Ic~T^ktkI7其中Ic1为单位元件宽度导通电流缩放参数，kv为电源电位缩放参数，kA为面积缩放参数，且kt为延迟量缩放参数。上述两个关系式可结合起来求kv值，即kv<.K。后续段落将有详细讨论。以下将单位栅极的功率(powerpergate)、或单位逻辑单元的功率(powerperlogiccell)定义为P=Idsat·Vdd其中，Idsat为漏极饱和电流(drainsaturationcurrent)，Vdd为电源电位(powersupplyvoltage)。此外，功率密度可定义为「mfiilPD=Idsat‘VddQCIdsat.Vdd=Idsat-j^-…」··JreaW-LWL，其中，W为晶体管宽度(transistorwidth)、或标准元件高度(standardcellheight)，且L为晶体管栅极尺寸(transistorgatedimension)、或标准元件宽度(standardcellwidth)。可通过将电源电位Vdd以常数k缩放，使功率密度维持固定值，以方程式表达如下Γ…ρηrr-Idsat‘^dd_Idsat^dd_(Jdsatr/|1以上将Vdd以常数k缩放的技术即前述定电场微缩技术。或者，固定值功率密度的缩放技术也可以其他方式达成，例如，将乘积^^厂⑽以W常数k缩放；通过满足上述方程式，功率密度为定值，但是，可能会产生不同的延迟量。固有延迟量t可表示为t^Cox-W-L-Vdd=Lk·_VddIdsatTinv-kfIdsatIW其中，Cqx为栅极氧化层电容值(gateoxidecapacitance)，且Tinv为等效栅极氧化层厚度(equivalentgateoxidethickness)。^DD由于延迟量不缩减为最低要求，j^^f必须不缩放。Iw因此，可得知电源电位缩放参数的最低条件为。如此一来，可产生定值延迟量缩放。接着，基于上述可设定缩放参数，可决定单位元件宽度导通电流、以及电源电位的目标值(方块320以及325)。流程300可接着结束。在一种实施方式中，关于元件尺寸小于130纳米的工艺(包括45纳米元件尺寸、及22纳米元件尺寸的工艺，但不限定之)，电路可以一面积缩放参数kA以及一延迟量缩放参数kt实现。基于上述两个定值缩放参数，电源电位缩放参数kv可根据上述面积缩放参数kA缩放，相关方程式为80.9x^<kv<φ~Α因此，关于22纳米元件尺寸的工艺所制作的电路，其电源电位应为45纳米元件尺寸的工艺所制作的电路的电源电位的0.9至1.0倍。然而，130纳米以及90纳米元件尺寸的工艺除外，上述具体说明的电源电位缩放参数因不符其较低限制(位于0.5微米与0.13微米之间)、或较高限制(位于0.13微米与32纳米之间)故不能采用。同样基于两个所述的定值缩放参数，单位元件宽度导通电流缩放参数Ic1可随面积缩放参数kA按比例增加，且关系式如下\[k^<kj<1.1-^7因此，关于22纳米元件尺寸的工艺所制作的电路，其单位元件宽度导通电流的目标值应为45纳米元件尺寸的工艺所制作的电路的单位元件宽度导通电流的1.0至1.1倍。图4图解流程400，其中对一现存集成电路进行第一与第二工艺之间的缩放设计。在流程400中，所基于的第一工艺将用于制作该集成电路，而所基于的第二工艺作为一参考工艺。与第二工艺相较，第一工艺所制作的装置的元件尺寸较小。流程400可始于接收所要缩放设计的集成电路的电路设计(方块405)。该电路设计可包括该集成电路的电路布局(layout)、连通性(netlist)…等符合该第二工艺的设计规则与要求。电路设计也可包括关于该第二工艺的设计资料库，以作参考用。上述电路设计可接着被缩放为第一工艺参数(方块410)。电路缩放可包括简单重新设计电路尺寸，以及重新设计、或修改尺寸不能改变的部分电路设计。此外，第二工艺的设计资料库可由第一工艺的设计资料库取代。关于电路设计的尺寸缩放技术已是本领域技术人员所通知，将不再详细讨论之。此外，可设定缩放参数-例如，电源电位缩放参数kv以及单位元件宽度导通电流缩放参数、一的设定，可以上述定值缩放参数(例如，面积缩放参数1^以及延迟量缩放参数kt)为根据(方块415)。如前述讨论，定值缩放参数与第一与第二工艺的物理差异-例如，元件尺寸差异、传递延迟量差异…等-相关。可设定缩放参数可将该集成电路的参数特定化，且影响该集成电路的效能。电路参数(circuitparameters)-例如，电源电位、和正交化饱和电流(normalizedsaturationcurrent)-也可被设定(方块420)。电路参数可基于可设定缩放参数_例如，电源电位缩放参数kv、以及单位元件宽度导通电流缩放参数kf而设定。所述电路参数可以一方程式自第二工艺电路设计的类似电路参数求得。例如，自45纳米元件尺寸的工艺转变为22纳米元件尺寸的工艺，电源电位范围可依照此二工艺的面积缩放参数kA的1/4次方而设定，约为其0.9倍上至约1.0倍。类似地，单位元件宽度导通电流也可基于二工艺的面积缩放参数kA的1/4次方而设定，约为其1.0倍上至约1.1倍。在电路设计缩放与电路参数调整后，所得的电路设计可被测试(方块425)。电路设计的测试可包括模拟程序，用以判断电路设计的正确性，以及测试以确认多种参数_例如，功率消耗、延迟量…等-是否有满足。倘若电路设计通过测试，则流程400结束。倘若电路设计无法通过测试，则尚须对电路设计进行调整。图5图解一流程500，其中制作一集成电路。流程500可基于第一与第二工艺的差异-例如两种工艺的面积差异、延迟量差异…等-来帮助制作集成电路，使集成电路符合设计要求。举例说明所述设计准则，包括更好的整体效能、较低的功率密度、较低的功率消9耗…等。与第二工艺相比，第一工艺可用于制作元件尺寸较小的装置。流程500可始于一电路设计(方块505)。电路设计可为一现存设计或一崭新设计。方块510可提供工艺相关参数。工艺相关参数可包括定值缩放参数(例如，面积缩放参数kA、以及延迟量缩放参数kt)、可设定缩放参数(例如，电源电位缩放参数kv以及单位元件宽度导通电流缩放参数k》。上述可设定缩放参数可基于定值缩放参数与特定的效能标准而设定。上述定值缩放参数可被事先计算好且储存在如计算机可读媒体上，于后续需要设计可设定缩放参数时使用。可设定缩放参数也可基于集成电路的效能需求而设计，例如，整体效能、功率密度、功率消耗…等。该等工艺相关参数可用于决定电路特性，例如，电源电位、单位元件宽度导通电流…等。该等工艺相关参数可影响电路设计。电路设计与工艺相关参数结合后，可被用于产生电路布局(方块515)。举例说明之，电路布局可由一布局布线应用程序(placeandrouteapplication)产生。之后，设计规则检查(designrulecheck)可被执行，以帮助确使该电路布局能满足第一工艺的设计规则(方块520)。接着，最终电路设计(产生的电路布局)可被用来与原始设计规格(概要，schema)比较，以帮助确定其电路设计完全符合原始设计。举例说明之，所述比较可由SPICE模拟软件执行。电路设计接着可被制作(方块530)。接着，可对制作出来的集成电路进行测试、分粒、封装…等操作。虽然前面内容已对多种实施方式、与其优点做了详细讨论，应当特别声明的是，在遵循权利要求所保护的发明精神与范围的前提下，本发明尚有多种变化、替代、与修改实施例存在。此外，本发明的范围并非意图限制于前述内容所提的工艺、机械、制作、化合物、手段、方法、或步骤。本领域技术人员有可能受惠于本案所公开内容(包括已存在或将发展的程序、机械、制作、化合物、手段、方法、或步骤…等)，以基于本发明达到与本案所述实施方式相同的实质功能、或结果。以下权利要求即是用来包括所述程序、机械、制作、化合物、手段、方法、或步骤的范围。10权利要求1.一种制作一集成电路的方法，包括基于一第二工艺，针对于一第一工艺计算出定值缩放参数，其中，与该第二工艺相较，该第一工艺所制成的装置的元件尺寸较小；计算该第一工艺制作该集成电路时所需的可设定缩放参数，其中上述可设定缩放参数基于上述定值缩放参数而设定；基于上述可设定缩放参数决定该集成电路的参数；以及采用所决定的关于该集成电路的上述参数，制作该集成电路。2.如权利要求1所述的方法，其中上述定值缩放参数包括一面积缩放参数以及一延迟量缩放参数，其中上述面积缩放参数成比例于该第一工艺所制作的装置的一第一最小元件尺寸相对于该第二工艺所制作的装置的一第二最小元件尺寸的比值。3.如权利要求1所述的方法，其中该可设定缩放参数包括一电源电位缩放参数、以及一单位元件宽度导通电流缩放参数，其中该电源电位缩放参数和上述定值缩放参数的关系，由以下方程式表示^v—λΙ^Α·kt其中，kv代表该电源电位缩放参数，kA代表一面积缩放参数，且kt代表一延迟量缩放参数。4.如权利要求3所述的方法，其中该电源电位缩放参数小于该面积缩放参数的1/4次方，其中该第一工艺的元件尺寸为22纳米，该第二工艺的元件尺寸为45纳米，且该电源电位缩放参数自该面积缩放参数的1/4次方的0.9至1.0倍范围中选择而得。5.如权利要求1所述的方法，其中该可设定缩放参数包括一电源电位缩放参数、以及一单位元件宽度导通电流缩放参数，其中该电源电位缩放参数、该单位元件宽度导通电流缩放参数、和上述定值缩放参数的关系由以下不等式表示/Vj其中，kv为该电源电位缩放参数，Ic1为该单位元件宽度缩放参数，且kt为一延迟量缩放参数。6.如权利要求5所述的方法，其中该单位元件宽度导通电流缩放参数大于一面积缩放参数的1/4次方，其中该第一工艺的元件尺寸为22纳米，该第二工艺的元件尺寸为45纳米，且该单位元件宽度缩放尺寸自一面积缩放参数的1/4次方的1.0至1.1倍范围内选择而得。7.如权利要求1所述的方法，其中该可设定缩放参数包括一电源电位缩放参数、以及一单位元件宽度导通电流缩放参数，其中上述决定该集成电路的参数的步骤包括设定一电源电位为该第二工艺所制作的集成电路的电源电位与上述电源电位缩放参数的乘积；以及设定一单位元件宽度导通电流目标值为该第二工艺所制作的集成电路的单位宽度导通电流目标值与上述单位元件宽度导通电流缩放参数的乘积。8.一种制作一集成电路的方法，包括提供该集成电路的一设计，其中该设计基于一第一工艺；改变该设计以适应一第二工艺；根据该第一工艺以及该第二工艺计算该集成电路的可设定缩放参数；根据上述可设定缩放参数设定集成电路参数；以及采用设定好的上述集成电路参数制作该集成电路。9.如权利要求8所述的方法，其中上述改变该设计的步骤包括对该集成电路一第一部分的物理尺寸进行缩放，其中该第一部分包括可缩放的电路元件；修改该集成电路一第二部分，其中该第二部分包括不可缩放的电路元件；且将该第一工艺所适用的电路资料库以该第二工艺所适用的电路资料库取代。10.如权利要求8所述的方法，其中上述可设定缩放参数的设定基于定值缩放参数，上述定值缩放参数包括一面积缩放参数、以及一延迟量缩放参数，上述可设定缩放参数包括一电源电位缩放参数、以及一单位元件宽度导通电流缩放参数，且该电源电位缩放参数与上述定值缩放参数的关系由以下方程式表示kv≤4kA·Kt且该单位元件宽度导通电流缩放参数与上述定值缩放参数的关系由以下方程式表示ky/ki≤kt其中kv代表该电源电位缩放参数，Ic1代表该单位元件宽度导通电流缩放参数，kA代表该面积缩放参数，且kt代表该延迟量缩放参数。11.一种制作一集成电路的方法，包括接收该集成电路以一第一工艺制制作所采用的一设计；接收基于该第一工艺以及一第二工艺的工艺相关参数；针对该第二工艺对该设计产生一电路布局；对采用第二工艺设计规则的该电路布局执行一设计规则检查；以及采用该第二工艺制作该集成电路。12.如权利要求11所述的方法，其中上述接收工艺相关参数的步骤包括自储存媒体读取定值缩放参数；基于所读取的上述定值缩放参数、以及该集成电路的特定效能参数，计算出可设定缩放参数；以及基于上述可设定缩放参数设定集成电路参数，其中，上述集成电路参数包括电源电位、以及单位元件宽度导通电流。全文摘要应用于金属氧化物半导体场效应晶体管的定功率密度缩放方法，用以制作一集成电路。该方法包括针对一第一工艺计算定值缩放参数，其中计算基于一第二工艺；为了以该第一工艺制作该集成电路，计算出可设定缩放参数；基于上述可设定缩放参数决定该集成电路的参数；以及，采用该集成电路决定好的上述参数制作该集成电路。与该第二工艺相较，该第一工艺所制作的装置的元件尺寸较小。此外，上述可设定缩放参数基于上述定值参数而设定。本发明可得到近似定值的功率密度。文档编号H01L21/00GK102005366SQ20101027643公开日2011年4月6日申请日期2010年9月2日优先权日2009年9月2日发明者万幸仁申请人:台湾积体电路制造股份有限公司