专利名称：半导体器件结构和制作该半导体器件结构的方法
技术领域：
本发明涉及半导体制造工艺，特别涉及半导体器件结构和制作该半导体器件结构的方法。
背景技术：
集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件。考虑到操作速度、耗电量及成本效率的优异特性，CMOS技术目前是最有前景的用于制造复杂电路的方法之一。在使用CMOS技术制造复杂的集成电路时，有数百万个晶体管(例如，N沟道晶体管与P沟道晶体管)形成于包含结晶半导体层的衬底上。不论是N沟道晶体管还是P沟道晶体管，MOS晶体管都含有所谓的PN结，PN结是由以下两者的界面形成高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。用形成于沟道区附近且通过薄绝缘层而与该沟道区分隔的栅极电极来控制沟道区的导电率，例如控制导电沟道的驱动电流能力。当在栅极电极上施加适当的控制电压形成导电沟道后，沟道区的导电率取决于掺杂浓度和多数电荷载流子的迁移率。对于沟道区在晶体管宽度方向的给定延伸部分而言，沟道区的导电率取决于源极区与漏极区之间的距离，该距离也被称作沟道长度。栅极通常具有半导体制造工艺中的最小物理尺寸，且其宽度通常是晶片上关键的临界尺寸，因此在半导体器件制造过程中栅极的制作是流程中关键的步骤。由于多晶硅材料具有耐高温、能够阻挡以离子注入所掺杂的原子进入沟道区域等优点，所以，在制作典型的互补金属氧化物半导体晶体管时通常会使用多晶硅材料来制作晶体管的栅极。但是，多晶硅栅极具有一些缺点，例如，多晶硅栅极具有较高的电阻值，容易产生空乏效应及硼穿透至沟道区域等。因此，对亚45纳米的半导体晶片而言，通常采用金属栅极来代替常规的多晶硅栅极。半导体器件依照功能来看主要分为I/O (输入/输出)器件和核心(core)器件。 按照器件的电性种类，I/O器件可分为I/O PMOS和I/O NM0S，也就是作为I/O器件的PMOS 和NM0S。同样地，核心器件也包括作为核心器件的PMOS和作为核心器件的NM0S。传统的在I/O NMOS器件以及作为核心器件的核心NMOS器件采用应力记忆技术的方法。Intel发布了关于“fete last”高介电常数和金属栅的32nm工艺流程，其中在氧化物层的表面形成伪(dummy)多晶硅栅图形。在对硅片进行漏/源区离子注入操作，以及随后的高温退火处理、沉积层间介电层0和化学机械抛光完成之后，去除多晶硅栅。然后对NMOS和PMOS金属栅材料沉积，并且图形形成高介电常数和金属栅晶体管。所述工艺具有核心和输入输出器件，在高介电常数薄膜下方，有不同厚度的硅氧氮化物的高介电常数/ 金属栅。Gate last工艺需要在PMOS和NMOS管中可以使用不同的金属材料来制作栅极，使用Gate last工艺，制造厂商就可以自由调节PM0S/NM0S管中所使用的栅极金属材料。Gate last工艺可令金属栅极避开高温退火工步，对用于制作金属栅极的金属材料要求更低，不
4过相应的工艺技术也更复杂。结合金属栅工艺的高介电常数电介质已经被普遍用在亚45纳米的逻辑CMOS工序中。在工艺流程中，高介电常数/金属栅已经取代了传统SiON栅电介质和多晶硅栅导体。但是，上述制作半导体器件结构的方法存在一些缺陷一方面，对于NMOS和PM0S， 由于金属栅工作性能的需求是不同的，所以用于这两种晶体管类型的金属合金是不同的； 另一方面，对于每一个器件产生的输入输出器件的需求大部分都是相同的，例如关于90nm、 65nm、45nm、32nm的2. 5v输入输出并没有太多的变化。因此，需要输入输出器件能够尽可能多的固化以前生成的工艺情形，同时适当调整工艺流程使得它们匹配工作性能的需要，并且与所用的高介电常数的材料相协调。因此，有必要对现有的半导体器件结构的制作方法进行改进，改善半导体器件结构的性能和效果，从而提高半导体器件的质量，以提高半导体器件的整体性能并简化工艺流程。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了提供半导体器件的整体性能并简化工艺流程，本发明提供了一种合并高介电常数/金属栅核心器件和SiON/多晶硅栅输入输出器件的处理方法，在亚45纳米的CMOS 工艺中，当输入输出器件使用氮氧化硅SiON/多晶硅栅工艺时，核心器件使用高介电常数/ 金属栅。其特征在于，包括下列步骤
a)提供前端器件层结构，所述前端器件层结构包括衬底，所述衬底至少具有在其上形成并被浅沟槽隔离的第一器件和与所述第一器件极性相反的第二器件，其中，所述第一器件的表面依次形成有第一栅氧化层和第一多晶硅栅极，所述第二器件的表面依次形成有第二栅氧化层和第二多晶硅栅极，所述第一多晶硅栅极的两侧和所述第二多晶硅栅极的两侧由侧墙环绕，所述衬底的位于所述侧墙的外侧的区域中形成有源区，在所述有源区上形成硅化物层；
b)在所述前端器件层结构的表面形成第一层间介电层；
c)平坦化所述第一层间介电层至暴露出所述第一多晶硅栅极的表面和所述第二多晶硅栅极的表面；
d)在所述第二器件的上方形成覆盖所述第二多晶硅栅极的覆盖层；
e)通过刻蚀去除所述第一多晶硅栅极至暴露出所述第一栅氧化层，以形成用于容纳金属栅极的沟槽；
f )移除所述覆盖层；
g)在所述沟槽中填充金属，以形成金属栅极结构；
h)平坦化所述金属栅极结构至暴露出金属栅极的表面、所述第二多晶硅栅极的表面和所述第一层间介电层的表面；
i)在所述第二多晶硅栅极的表面形成自对准硅化物层；
j )在所述金属栅极的表面和所述第一层间介电层的表面和所述自对准硅化物层的表面形成刻蚀停止层，在所述刻蚀停止层的表面形成第二层间介电层。进一步地，所述第一器件和第二器件选自NMOS器件和PMOS器件。进一步地，所述金属栅极为N型金属栅极或P型金属栅极。进一步地，所述N型金属栅极位于N型阱核心区或N型阱输入输出区。进一步地，所述P型金属栅极位于P型阱核心区或P型阱输入输出区。进一步地，所述金属栅极结构自下而上依次形成有高介电常数的栅极电介质层、 功函数设定金属层和栅极电极层。本发明还提供一种半导体器件结构，其特征在于，包括
衬底，所述衬底至少具有在其上形成并被浅沟槽隔离的第一器件和与所述第一器件极性相反的第二器件；
第一栅氧化层和第二栅氧化层，所述第一栅氧化层位于所述第一器件的表面，所述第二栅氧化层形成在所述第二器件的表面；
金属栅极，所述金属栅极形成在所述第一栅氧化层的表面； 多晶硅栅极，所述多晶硅栅极位于所述第二栅氧化层的表面； 侧墙，所述侧墙环绕所述多晶硅栅极和所述金属栅极； 有源区，所述有源区形成在所述衬底的位于所述侧墙的外侧的区域中； 硅化物层，所述硅化物层形成在所述有源区的表面； 第一层间介电层，所述第一层间介电层形成在所述硅化物层的表面； 自对准硅化物层，所述自对准硅化物层形成在所述多晶硅栅极的表面； 刻蚀停止层，所述刻蚀停止层形成在所述金属栅极的表面、所述第一层间介电层的表面和所述自对准硅化物层的表面；
第二层间介电层，所述第二层间介电层形成在所述刻蚀停止层的表面。进一步地，所述第一器件和第二器件选自NMOS器件和PMOS器件。进一步地，所述金属栅极为N型金属栅极或P型金属栅极。进一步地，所述N型金属栅极位于N型阱核心区或N型阱输入输出区。进一步地，所述P型金属栅极位于P型阱核心区或P型阱输入输出区。进一步地，所述金属栅极结构自下而上依次形成有高介电常数的栅极电介质层、 功函数设定金属层和栅极电极层。根据发明的方法，能够有效地合并传统的SiON/多晶硅栅输入输出器件和高介电常数/金属栅核心器件，以提高半导体器件的整体性能并简化工艺流程。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图IA至图IH示出了根据本发明一个实施方式的制作半导体器件结构的剖面结构示意
图2示出了根据本发明一个实施方式的制作半导体器件结构的方法流程图； 图3示出了根据本发明一个实施方式制作出的半导体器件结构的示意图。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。需要注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括” 时，其指明存在所述特征、整体、步骤、操作、器件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、器件、组件和/或它们的组合。为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、 “下面的”、“在……上方”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或特征下方”或“在其他器件或特征之下”的器件之后将被定位为“在其他器件或特征上方”或“在其他器件或特征之上”。因而，示例性术语“在……下方”可以包括“在…… 上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何来合并高介电常数/金属栅核心器件和SiON/多晶硅栅输入输出器件的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。本发明所涉及输入输出器件包括1. 5V、1. 8V、2. 5V、3. 3V和5V的器件。以下结合图IA至图IH以及图2详细说明根据本发明一个实施方式的制作半导体器件结构的方法步骤。图IA至图IH所示为根据本发明一个实施方式的制作半导体器件结构的剖面结构示意图。首先，如图IA所示，提供前端器件层结构。在通常情况下，前端器件层结构包括前序工艺中所形成的器件结构层。作为示例，前端器件层结构包括衬底101，所述衬底101至少具有在其上形成并被浅沟槽102隔离的第一器件103和与第一器件103极性相反的第二器件104。其中，所述第一器件103的表面依次形成有第一栅氧化层10 和第一多晶硅栅极106a，所述第二器件104的表面依次形成有第二栅氧化层10 和第二多晶硅栅极106b，所述第一多晶硅栅极106a的两侧和所述第二多晶硅栅极106b的两侧由侧墙107环绕，衬底101的位于所述侧墙107的外侧的区域中形成有源区108。其中，第一器件103可以为NMOS器件，也可以为PMOS器件。并且，在所述有源区108上形成硅化物层109，其中由硬掩膜来遮挡多晶硅。进一步地，构成衬底101的材料可以是未掺杂的单晶硅、掺杂有杂质的单晶硅或者绝缘衬底上的硅(S0I)，还可以包括其他的材料，例如锑化铟、碲化铅、砷化铟、砷化镓或
锑化镓等。应当注意的是，本文所述的前端器件层结构并非是限制性的，而是还可以具有其他结构。例如，衬底101的表面还可以具有形成有锗硅应力层的凹槽(未示出);有源区还可以被形成为具有轻掺杂漏区(LDD)结构；第一多晶硅栅极106a和第二多晶硅栅极106b的表面还可以分别具有掩膜层等。第二，如图IB所示，在第一多晶硅栅极106a的表面、第二多晶硅栅极106b的表面、侧墙107的表面和硅化物层109的表面形成第一层间介电层110 ；然后，平坦化第一层间介电层110至暴露出第一多晶硅栅极106a的表面和第二多晶硅栅极106b的表面。作为示例，采用化学机械研磨(CMP)方法对第一层间介电层110进行平坦化。在优选的情况下，恰好将第一层间介电层110平坦化到第一多晶硅栅极106a和第二多晶硅栅极106b的顶部表面。但是，应当注意的是，由于半导体晶体管的尺寸越来越小， 很难且没有必要过于精确地确定平坦化后的具体位置，因此，可以将第一层间介电层110 平坦化到第一多晶硅栅极106a和第二多晶硅栅极106b的顶部表面以下，这对于本领域技术人员来讲是显而易见的。第三，如图IC所示，在第二器件104的上方形成覆盖第二多晶硅栅极106b的覆盖层 111。作为示例，在第二器件104的上方涂敷光刻胶层，并进行曝光及显影等工艺以使光刻胶层覆盖第二器件104区，而暴露出第一器件103区。第四，如图ID所示，通过刻蚀去除第一多晶硅栅极106a至暴露出第一栅氧化层 105a,以形成用于容纳金属栅极的沟槽112 ；然后，移除覆盖层111。作为示例，采用干法刻蚀工艺去除第一多晶硅栅极106a。应该注意的是，为了便于理解附图和使附图能够更清晰地表达不同的层结构，以下图IE中不再标记出衬底101、浅沟槽102、第一栅氧化层105a、第二栅氧化层10 、第一多晶硅栅极106a、第二多晶硅栅极106b、侧墙107、有源区108和硅化物层109的附图标记。第五，如图IE所示，在沟槽112中填充金属113，以形成金属栅极结构。作为示例，填充的金属113可以自下而上依次为高介电常数(k)的栅极电介质层 113a、功函数设定金属层11 和栅极电极层113c。进一步地，对于N型金属栅极结构而言，其功函数设定金属层11 的金属为适用于NMOS器件的金属，材料可以包括诸如钛、钽、铝、锆、铪及其合金，例如包括这些元素的金属碳化物、氮化物等。形成该N型功函数设定金属层的方法可以是PVD (物理气相沉积)或 CVD (化学气相沉积)法。在优选的情况下，N型金属栅极结构的功函数设定金属层11 自下而上依次为钽、氮化钛层和铝化钛层；或者为氮化钽层、氮化钛层和铝化钛层。又进一步地，对于P型金属栅极结构而言，其功函数设定金属层11 的金属为适用于PMOS器件的金属，材料可以包括诸如钌、钯、钼以及金属氮化物，例如钛、钨、钽、钌和钛铝的氮化物。形成该P型功函数设定金属层的方法可以是PVD (物理气相沉积)或CVD
8(化学气相沉积)法。在优选的情况下，P型金属栅极结构的功函数设定金属层11 自下而上依次为氮化钛层、钽和铝化钛层；或者为氮化钛层、氮化钽层和铝化钛层。进一步地，栅极电极层113c的材料为铝或铝合金。在优选的情况下，栅极电极层 113c自下而上依次为铝化钛和铝。第六，如图IF所示，平坦化金属栅极结构至暴露出金属栅极114的表面、第二多晶硅栅极106b的表面和第一层间介电层110的表面。作为示例，采用化学机械研磨(CMP)方法对金属栅极结构进行平坦化。在优选的情况下，恰好将金属栅极结构平坦化到沟槽112的顶部表面。但是，应当注意的是，由于半导体晶体管的尺寸越来越小，很难且没有必要过于精确地确定平坦化后的具体位置，因此，可以将金属栅极结构平坦化到沟槽112的顶部表面以下，这对于本领域技术人员来讲是显而易见的。作为示例，金属栅极114可以为N型金属栅极，也可以为P型金属栅极。其中，N 型金属栅极可以位于N型阱核心区或N型阱输入输出区；P型金属栅极可以位于P型阱核心区或P型阱输入输出区。进一步地，N型金属栅极的金属为功函数适用于NMOS器件的金属，P型金属栅极的金属为功函数适用于PMOS器件的金属。第七，如图IG所示，在第二多晶硅栅极106b的表面形成自对准硅化物层115。作为示例，在第二多晶硅栅极106b的表面沉积例如金属镍或钼化镍的材料，以最终形成自对准硅化物层115。最后，如图IH所示，在金属栅极114的表面、第一层间介电层110的表面和自对准硅化物层115的表面形成刻蚀停止层116，在刻蚀停止层116的表面形成第二层间介电层 117。根据本发明实施方式，在亚45纳米的CMOS工艺中，当输入输出器件使用氮氧化硅 SiON/多晶硅栅工艺时，核心器件使用高介电常数/金属栅。综上所述，本发明的制作半导体器件结构的方法在金属栅极形成之后才形成自对准硅化物层，在核心器件多晶硅栅去除工艺中，增加一个或一个以上的掩膜层来保护输入输出多晶硅栅，因此不存在高温对自对准硅化物层的性能产生影响的情况，从而保证了器件的性能；第二，在常规的高介电常数/金属栅工艺流程中，对于输入输出多晶硅栅具有单独的硅化物形成工艺，本发明的制作半导体器件结构的方法，充分利用现有设备、材料和工艺，不会增加生产线的复杂度，而且制作方法简单易行，不需要耗费额外的人力和物力；第三，本发明的半导体器件结构的自对准硅化物层具有较好的性能不会出现较高的电阻；从而提高半导体器件的整体性能并简化工艺流程。如图2所示，为根据本发明一个实施方式的制作半导体器件结构的方法流程图。在步骤201中，提供前端器件层结构。在通常情况下，前端器件层结构包括前序工艺中所形成的器件结构层。作为示例，前端器件层结构包括衬底，所述衬底至少具有在其上形成并被浅沟槽隔离的第一器件和与所述第一器件极性相反的第二器件。其中，所述第一器件的表面依次形成有第一栅氧化层和第一多晶硅栅极，所述第二器件的表面依次形成有第二栅氧化层和第二多晶硅栅极，所述第一多晶硅栅极的两侧和所述第二多晶硅栅极的两侧由侧墙环绕，衬底位于所述侧墙的外侧的区域中形成有源区，在所述有源区上形成硅化物层，其中由硬掩膜来遮挡多晶硅。第一器件和第二器件选自NMOS器件和PMOS器件。进一步地，构成衬底的材料可以是未掺杂的单晶硅、掺杂有杂质的单晶硅或者绝缘体上硅(S0I)，还可以包括其他的材料，例如锑化铟、碲化铅、砷化铟、砷化镓或锑化镓等。此外，应当注意，本文所述的前端器件层结构并非是限制性的，而是还可以具有其他结构。例如，衬底的表面还可以具有形成有锗硅应力层的凹槽(未示出);有源区还可以被形成为具有轻掺杂漏区(LDD)结构；第一多晶硅栅极和第二多晶硅栅极的表面还可以分别具有掩膜层；等。在步骤202中，在第一多晶硅栅极的表面、第二多晶硅栅极的表面、侧墙的表面和硅化物层的表面形成第一层间介电层；然后，平坦化第一层间介电层至暴露出第一多晶硅栅极的表面和第二多晶硅栅极的表面。作为示例，采用化学机械研磨(CMP)方法对第一层间介电层进行平坦化。在优选的情况下，恰好将第一层间介电层平坦化到第一多晶硅栅极和第二多晶硅栅极的顶部表面。但是，应当注意的是，由于半导体晶体管的尺寸越来越小，很难且没有必要过于精确地确定平坦化后的具体位置，因此，可以将第一层间介电层平坦化到第一多晶硅栅极和第二多晶硅栅极的顶部表面以下，这对于本领域技术人员来讲是显而易见的。在步骤203中，在第二器件的上方形成覆盖第二多晶硅栅极的覆盖层。作为示例，在第二器件的上方涂敷光刻胶层，并进行曝光及显影等工艺以使光刻胶层覆盖第二器件区，而暴露出第一器件区。在步骤204中，通过刻蚀去除第一多晶硅栅极至暴露出第一栅氧化层，以形成用于容纳金属栅极的沟槽；然后，移除覆盖层。作为示例，采用干法刻蚀工艺去除第一多晶硅栅极。在步骤205中，在沟槽中填充金属，以形成金属栅极结构；
作为示例，填充的金属可以自下而上依次为高介电常数(k)的栅极电介质层、功函数设定金属层和栅极电极层。进一步地，对于N型金属栅极结构而言，其功函数设定金属层的金属为适用于 NMOS器件的金属，材料可以包括诸如钛、钽、铝、锆、铪及其合金，例如包括这些元素的金属碳化物、氮化物等。形成该N型功函数设定金属层的方法可以是PVD(物理气相沉积)或CVD (化学气相沉积)法。在优选的情况下，N型金属栅极结构的功函数设定金属层自下而上依次为钽、氮化钛层和铝化钛层；或者为氮化钽层、氮化钛层和铝化钛层。又进一步地，对于P型金属栅极结构而言，其功函数设定金属层的金属为适用于 PMOS器件的金属，材料可以包括诸如钌、钯、钼以及金属氮化物，例如钛、钨、钽、钌和钛铝的氮化物。形成该P型功函数设定金属层的方法可以是PVD (物理气相沉积)或CVD (化学气相沉积)法。在优选的情况下，P型金属栅极结构的功函数设定金属层自下而上依次为氮化钛层、钽和铝化钛层；或者为氮化钛层、氮化钽层和铝化钛层。进一步地，栅极电极层的材料为铝或铝合金。在优选的情况下，栅极电极层自下而上依次为铝化钛和铝。
在步骤206中，平坦化金属栅极结构至暴露出金属栅极的表面、第二多晶硅栅极的表面和第一层间介电层的表面。作为示例，采用化学机械研磨(CMP)方法对金属栅极结构进行平坦化。在优选的情况下，恰好将金属栅极结构平坦化到沟槽的顶部表面。作为示例，金属栅极可以为N型金属栅极，也可以为P型金属栅极。其中，N型金属栅极可以位于N型阱核心区或N型阱输入输出区；P型金属栅极可以位于P型阱核心区或P型阱输入输出区。进一步地，N型金属栅极的金属为功函数适用于NMOS器件的金属，P 型金属栅极的金属为功函数适用于PMOS器件的金属。在步骤207中，在第二多晶硅栅极的表面形成自对准硅化物层。作为示例，在第二多晶硅栅极的表面沉积例如金属镍或钼化镍的材料，以最终形成自对准硅化物层。在步骤208中，在金属栅极的表面、第一层间介电层的表面和自对准硅化物层的表面形成刻蚀停止层，在刻蚀停止层的表面形成第二层间介电层。如图3所示，为根据本发明一个实施方式制作出的半导体器件结构的示意图。如图所示，半导体器件结构包括衬底301、至少一个第一器件303和至少一个第二器件304。更具体地，所述衬底301至少具有在其上形成并被浅沟槽302隔离的第一器件303和与所述第一器件303极性相反的第二器件304。其中，第一器件303可以为NMOS器件，也可以是 PMOS器件。进一步地，第一器件303具有
第一栅氧化层30 ，第一栅氧化层30 形成在衬底301的第一器件303的表面； 金属栅极306a，金属栅极306a形成在第一栅氧化层30 的表面； 侧墙307a，侧墙307a环绕金属栅极306a ；
有源区308a，有源区308a形成在衬底301的第一器件303的位于侧墙307a的外侧的区域中；
硅化物层309 a，在有源区308a上形成，由硬掩膜来遮挡多晶硅； 第一层间介电层310a，第一层间介电层310a形成在硅化物层309 a的表面； 刻蚀停止层312，刻蚀停止层312形成在金属栅极306 a、第一层间介电层310 a的表面；以及
第二层间介电层313，第二层间介电层313形成在刻蚀停止层312的表面。进一步地，第二器件304具有
第二栅氧化层30 ，第二栅氧化层30 形成在衬底301的第二器件304的表面； 多晶硅栅极306b，多晶硅栅极306b形成在第二栅氧化层30 的表面； 侧墙307b，侧墙307b环绕多晶硅栅极306b ；
有源区308b，有源区308b形成在衬底301的第二器件304的位于侧墙307b的外侧的区域中；
硅化物层309 b，在有源区308 b上形成，由硬掩膜来遮挡多晶硅； 第一层间介电层310b，第一层间介电层310b形成在硅化物层309 b的表面； 自对准硅化物层311，自对准硅化物层311形成在多晶硅栅极306b的表面； 刻蚀停止层312，刻蚀停止层312形成在金属栅极306b、第一层间介电层310 b、自对准硅化物层311的表面；以及
第二层间介电层313，第二层间介电层313形成在刻蚀停止层312的表面。进一步地，根据不同工艺的需求，金属栅极306a可以是N型金属栅极，也可以是P 型金属栅极；其中，N型金属栅极306a可以位于N型阱核心区或N型阱输入输出区，P型金属栅极306a可以位于P型阱核心区或P型阱输入输出区；多晶硅栅极306b可以形成在N 型阱核心区或N型阱输入输出区。进一步地，根据金属栅极极性的不同，N型金属栅极具有适用于NMOS器件的金属的功函数设定金属层；P型金属栅极具有适用于PMOS器件的金属的功函数设定金属层。作为示例，对于N型金属栅极结构而言，其功函数设定金属层的材料可以包括钛、 钽、铝、锆、铪及其合金，例如包括这些元素的金属碳化物、氮化物等。在优选的情况下，N型金属栅极结构的功函数设定金属层自下而上依次为钽、氮化钛层和铝化钛层；或者为氮化钽层、氮化钛层和铝化钛层。作为示例，对于P型金属栅极结构而言，其功函数设定金属层可以包括钌、钯、钼以及金属氮化物，例如钛、钨、钽、钌和钛铝的氮化物。在优选的情况下，P型金属栅极结构的功函数设定金属层自下而上依次为氮化钛层、钽和铝化钛层；或者为氮化钛层、氮化钽层和铝化钛层。根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的集成电路例如是存储器电路，如随机存取存储器(RAM)、动态RAM (DRAM)、同步DRAM (SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件， 如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM) 或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
权利要求
1.一种制作半导体器件结构的方法，其特征在于，包括下列步骤a)提供前端器件层结构，所述前端器件层结构包括衬底，所述衬底至少具有在其上形成并被浅沟槽隔离的第一器件和与所述第一器件极性相反的第二器件，其中，所述第一器件的表面依次形成有第一栅氧化层和第一多晶硅栅极，所述第二器件的表面依次形成有第二栅氧化层和第二多晶硅栅极，所述第一多晶硅栅极的两侧和所述第二多晶硅栅极的两侧由侧墙环绕，所述衬底的位于所述侧墙的外侧的区域中形成有源区，在所述有源区上形成硅化物层；b)在所述前端器件层结构的表面形成第一层间介电层；c)平坦化所述第一层间介电层至暴露出所述第一多晶硅栅极的表面和所述第二多晶硅栅极的表面；d)在所述第二器件的上方形成覆盖所述第二多晶硅栅极的覆盖层；e)通过刻蚀去除所述第一多晶硅栅极至暴露出所述第一栅氧化层，以形成用于容纳金属栅极的沟槽；f )移除所述覆盖层；g)在所述沟槽中填充金属，以形成金属栅极结构；h)平坦化所述金属栅极结构至暴露出金属栅极的表面、所述第二多晶硅栅极的表面和所述第一层间介电层的表面；i)在所述第二多晶硅栅极的表面形成自对准硅化物层；j )在所述金属栅极的表面和所述第一层间介电层的表面和所述自对准硅化物层的表面形成刻蚀停止层，在所述刻蚀停止层的表面形成第二层间介电层。
2.根据权利要求1所述的方法，其特征在于，所述第一器件和第二器件选自NMOS器件和PMOS器件。
3.根据权利要求1所述的方法，其特征在于，所述金属栅极为N型金属栅极或P型金属栅极。
4.根据权利要求3所述的方法，其特征在于，所述N型金属栅极位于N型阱核心区或N 型阱输入输出区。
5.根据权利要求3所述的方法，其特征在于，所述P型金属栅极位于P型阱核心区或P 型阱输入输出区。
6.根据权利要求1所述的方法，其特征在于，所述金属栅极结构自下而上依次形成有高介电常数的栅极电介质层、功函数设定金属层和栅极电极层。
7.一种利用如权利要求1飞任一项所述的方法制成的半导体器件结构，其特征在于， 包括衬底，所述衬底至少具有在其上形成并被浅沟槽隔离的第一器件和与所述第一器件极性相反的第二器件；第一栅氧化层和第二栅氧化层，所述第一栅氧化层位于所述第一器件的表面，所述第二栅氧化层形成在所述第二器件的表面；金属栅极，所述金属栅极形成在所述第一栅氧化层的表面；多晶硅栅极，所述多晶硅栅极位于所述第二栅氧化层的表面；侧墙，所述侧墙环绕所述多晶硅栅极和所述金属栅极；有源区，所述有源区形成在所述衬底的位于所述侧墙的外侧的区域中；硅化物层，所述硅化物层形成在所述有源区的表面；第一层间介电层，所述第一层间介电层形成在所述硅化物层的表面；自对准硅化物层，所述自对准硅化物层形成在所述多晶硅栅极的表面；刻蚀停止层，所述刻蚀停止层形成在所述金属栅极的表面、所述第一层间介电层的表面和所述自对准硅化物层的表面；第二层间介电层，所述第二层间介电层形成在所述刻蚀停止层的表面。
8.根据权利要求7所述的方法，其特征在于，所述第一器件和第二器件选自NMOS器件和PMOS器件。
9.根据权利要求7所述的方法，其特征在于，所述金属栅极为N型金属栅极或P型金属栅极。
10.根据权利要求9所述的方法，其特征在于，所述N型金属栅极位于N型阱核心区或 N型阱输入输出区。
11.根据权利要求9所述的方法，其特征在于，所述P型金属栅极位于P型阱核心区或 P型阱输入输出区。
12.根据权利要求7所述的方法，其特征在于，所述金属栅极结构自下而上依次形成有高介电常数的栅极电介质层、功函数设定金属层和栅极电极层。
13.一种包含通过如权利要求1或7所述的方法制造的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步动态随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式动态随机存取存储器和射频电路。
14.一种包含通过如权利要求1或7所述的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、 数码相机和手机。
全文摘要
本发明提供一种半导体器件结构和制作该半导体器件结构的方法。该方法合并高介电常数/金属栅核心器件和SiON/多晶硅栅输入输出器件。在亚45纳米的CMOS工艺中，当输入输出器件使用氮氧化硅SiON/多晶硅栅工艺时，核心器件使用高介电常数/金属栅。根据本发明的方法，能够有效地合并传统的SiON/多晶硅栅输入输出器件和高介电常数/金属栅核心器件，以提高半导体器件的整体性能并简化工艺流程。
文档编号H01L29/43GK102456621SQ20101052496
公开日2012年5月16日 申请日期2010年10月29日 优先权日2010年10月29日
发明者宁先捷 申请人:中芯国际集成电路制造(上海)有限公司