专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别涉及一种用以增强沟道应力的半导体装置及其制造方法。
背景技术：
半导体工艺致力于提高元件密度、提高元件性能以及降低成本，然而半导体元件和设计会遭遇到问题。解决这些问题的一个方法为制造鳍式场效晶体管(以下简称 FinFET)。一公知的FinFET包括的薄的、垂直的一鳍状物，其借由蚀刻于基板中出隔开的凹陷的方式形成。而源极区、漏极区和沟道区定义于上述鳍状物内。晶体管的栅极包围鳍状物的沟道区，上述栅极占据鳍状物的顶部和侧边。这种构造允许栅极于鳍状物的三侧边的沟道中感应出电流。因此，FinFET具有高电流和降低短沟道效应的优点。在集成电路材料方面，工艺的发展已持续地降低FinFET和其他金属氧化物半导体场效晶体管(以下简称M0SFET)的尺寸。然而，此尺寸微缩的趋势因为集成电路材料的物理极限而趋缓。因此，发展增加元件性能的其他工艺。上述工艺的一包括对MOSFET元件的沟道区施加应力以改善电子和空穴迁移率。对MOSFET元件的沟道区施加应力的上述工艺的成效大体而言可令人接受，但是得到的沟道应力仍无法完全令人满意。另外，半导体工艺的一发展趋势是利用一高介电常数(high-k)栅极电介质和金属栅极取代公知栅极氧化物和多晶硅栅极，以改善元件性能。举例来说，是发展取代栅极工艺以制造具有双重金属栅极FinFET元件的互补式金属氧化物半导体晶体管(以下简称 CMOS)元件。然而，上述高成本和复杂的工艺使得双重金属栅极元件仍无法完全令人满意。因此，在此技术领域中，有需要一种半导体装置及其制造方法，以克服公知技术的缺点。
发明内容
有鉴于此，本发明一实施例提供一种半导体装置，包括一基板，其中具有一应力沟道区；一介电层，设置于至少部分的上述应力沟道区的上方；一第一导电层，设置于上述介电层的上方，且具有一第一数值的一特性；一导入应力导电层，设置于上述第一导电层的上方，且具有一第二数值的上述特性，其中上述第二数值不同于上述第一数值；以及一第二导电层，设置于上述导入应力导电层的上方，且具有上述第一数值的上述特性。本发明另一实施例提供一种半导体装置，包括一基板；一第一投影和一第二投影， 从上述基板向上延伸，上述第一投影具有位于其中的一拉伸应力第一沟道区，且上述第二投影具有位于其中的一压缩应力第二沟道区；以及一第一栅极结构和一第二栅极结构，分别占用邻近于上述第一沟道区和上述第二沟道区的上述第一投影和上述第二投影；其中上述第一栅极结构包括一介电层，邻近于上述第一沟道区；一第一导电层，设置于上述介电层的上方；一导入应力导电层，设置于上述第一导电层的上方；以及一第二导电层，设置于上述导入应力导电层的上方；以及其中上述第二栅极结构包括一高介电常数介电层，邻近于上述第二沟道区；以及一金属层，设置于上述高介电常数介电层的上方。本发明又另一实施例提供一种半导体装置的制造方法，包括提供一基板；从上述基板向上延伸形成一投影，上述投影具有位于其中的一沟道区；形成一栅极结构，占用邻近于上述沟道区的上述投影，上述栅极结构具有隔开的一第一导电层、一第二导电层和介于上述第一导电层和上述第二导电层之间的一导入应力导电层；于上述栅极结构上方形成一覆盖层；对上述沟道区给予应力，包括于上述栅极结构上进行一热处理工艺；以及移除上述覆盖层。本发明的实施例中使得在沟道区中的硅晶格被压缩，而导致较高的空穴迁移率， 从而能够降低起始电压且会增加效能。
图1为本发明实施例的CMOS半导体装置的透视图。图2为沿图1的本发明实施例的CMOS半导体装置的2-2切线的剖面图。图3为沿图1的本发明实施例的CMOS半导体装置的3-3切线的剖面图。图4为沿图1的本发明实施例的CMOS半导体装置的4-4切线的剖面图。图5至图12为类似于图4的剖面图，其显示本发明实施例的CMOS半导体装置的工艺剖面图。图13为如图5至图12所示的本发明实施例的CMOS半导体装置的工艺流程图。主要附图标记说明10 半导体装置；11 鳍式η型沟道金属氧化物半导体场效晶体管；12 鳍式ρ型沟道金属氧化物半导体场效晶体管；13 基板；14、16 鳍状结构；18 浅沟槽绝缘区；20、22 栅极结构；24 外延硅成长物；25、72 基板凸出物；26 外延硅锗成长物；30、34 源极区；32、36 漏极区；38、59 应力沟道区；39,50,60 虚线箭头；42、64、80 介电层；44、66、82 阻挡层；46、53、84、88 多晶硅层；48 导入应力导电层；28、M 镍硅化物层；56 密封间隙壁；
58 虚设间隙壁；68 功函数金属层；69 开口；70 金属填充层；74、97 凹陷；86 硅锗层；89 光致刻蚀剂层；90 临时栅极结构；92,96 虚设多晶硅层；94 虚设硅锗层；98、100 硬掩模层；102 临时覆盖层；104 层间介电层；106 图案化光致刻蚀剂层；120 工艺；122、124、126、128、130、132、134、136 步骤。
具体实施例方式以下以各实施例详细说明并伴随着
的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。另外，附图中各元件的部分将以分别描述说明之， 值得注意的是，图中未绘示或描述的元件，为所属技术领域中普通技术人员所知的形式。图1为本发明实施例的互补式金属氧化物半导体晶体管(以下简称CMOS)半导体装置10的透视图。半导体装置10为包括一鳍状η型沟道金属氧化物半导体场效晶体管 (以下简称NMOS FinFET) 11和一鳍状ρ型沟道金属氧化物半导体场效晶体管(以下简称 PMOS FinFET) 12的一集成电路。在其他实施例中，NMOS FinFET 11禾口 PMOS FinFET 12可为任何导电类型鳍状晶体管。NMOS FinFET 11和PMOS FinFET 12可为微处理器、内存(例如SRAM)和/或其他集成电路的一部分。匪OS FinFET 11和PMOS FinFET 12形成于硅半导体基板13上。在其他实施例中，基板13可包括例如锗的其他元素半导体，或包括例如碳化硅(silicon carbide)、砷化嫁(gallium arsenic)、石申化铟(indium arsenide)或憐化铟(indium phosphide)的一化合物半导体。在其他实施例中，基板13可为一绝缘层上覆硅(SOI)基板。在本实施例中， 可利用包括例如氧注入隔离法(SIMOX)、晶片接合(wafer bonding)和/或其他适当方法形成上述绝缘层上覆硅(SOI)基板。半导体装置10可包括鳍状结构(或投影)14和16，上述鳍状结构14和16从基板13向上延伸且分别形成NMOS FinFET 11和PMOS FinFET 12的一部分。浅沟槽隔绝结构(以下简称STI)区域18围绕上述鳍状结构(或投影)14和16的底部以防止电性干扰或串音。STI区域18可由氧化硅构成。在其他实施例中，STI区域18可为氮化硅、氮氧化硅、其他适当材料和/或上述组合。可以了解的是，虽然附图显示两个鳍状结构，然而可以类似的方式，从基板13形成额外的鳍状结构。半导体装置10也可包括栅极结构20和22，与上述鳍状结构(或投影)14和16 部分重叠。栅极结构20形成NMOS FinFET 11的一部分，而栅极结构22形成PMOS FinFET 12的一部分。此外，每一个栅极结构20和22包括多层，且会详述如后。每一个栅极结构 20和22会占用各鳍状结构(或投影)14和16的三个表面-顶面和两相邻侧面。鳍状结构 (或投影)14可包括位于栅极结构20的每一侧的外延硅成长物M。外延硅成长物M形成于一基板凸出物25上。上述基板凸出物25上为从基板13延伸的一部分，且形成鳍状结构 (或投影)14的核心。栅极结构20占用上述基板凸出物25的中心部分，上述基板凸出物 25的中心部分没有外延硅成长物M。鳍状结构(或投影)16可包括位于栅极结构20的每一侧的外延硅锗成长物26。鳍状结构(或投影)16也可包括一基板凸出物(未显示于图1 中)，上述基板凸出物只邻近于栅极结构22且介于外延硅锗成长物沈之间。此外，镍硅化物(NiSi)层28设置于延伸于STI区域18上方的外延硅成长物M和外延硅锗成长物沈上方。在其他实施例中，硅化物层可为例如钛化硅的其他类型的硅化物。可借由一层间介电层(ILD)围绕半导体装置10的鳍状结构(或投影)14和16以及栅极结构20和22。但为了清楚起见，图1中绘示的半导体装置10不包括此一层间介电层(ILD)。图2-图4分别为沿图1的本发明实施例的CMOS半导体装置的2_2、3_3和4_4切线的剖面图。图2绘示形成NMOS FinFET 11的部分的鳍状结构(或投影)14以及栅极结构20的剖面图。图3绘示形成PMOS FinFET 12的部分的鳍状结构(或投影)16以及栅极结构22的剖面图。由因为4-4切线为非线性路径，图4显示NMOS FinFET 11的外延硅成长物M和栅极结构20两者的剖面图，即使这些剖面图不位于相同平面上。请参考图1和图2，鳍状结构(或投影)14也包括一源极区30和一漏极区32，上述源极区30和漏极区32分别被定义于栅极结构20的相对侧。每一个上述源极区30和漏极区32包括延伸于STI区域18上方的部分外延硅成长物M和部分基板凸出物25。这些源极区30和漏极区32可为掺杂区，且具有一掺质注入于其中，上述掺质适于NMOS FinFET 11的设计要求。在此，因为鳍状结构(或投影)14为一 NMOS元件的一部分，源极区30和漏极区32掺杂例如磷(P)、砷(As)或上述组合的一 η型掺质。请参考图1和图3，鳍状结构 (或投影)16可包括一源极区34和一漏极区36，上述源极区34和漏极区36分别被定义于栅极结构22的相对侧。每一个上述源极区30和漏极区32包括延伸于STI区域18上方的部分外延硅锗成长物沈。鳍状结构(或投影)16为一 PMOS元件的一部分，所以源极区34 和漏极区36掺杂例如硼(B)、BF2或上述组合的一 P型掺质。请参考图1和图2，鳍状结构(或投影)14包括一应力沟道区38，上述应力沟道区 38被定义于部分鳍状结构(或投影)14中，且栅极结构20围绕上述部分鳍状结构(或投影)14的三个侧边。应力沟道区38介于鳍状结构(或投影)14内部的源极区30和漏极区 32之间。此外，应力沟道区38为拉伸应力的沟道区。意即，在沟道区中的硅晶格被拉长，导致操作NMOS FinFET 11期间有较高电子迁移率。在图2中，一虚线箭头39概略代表给予应力沟道区38的拉伸应力。借由位于应力沟道区38的各侧边上的外延硅成长物M导入上述应力的一部分。外延硅成长物M具有不同于应力沟道区38中的硅的晶格常数。在其他实施例中，外延硅成长物M可为碳化硅(Si:C)以代替外延硅。如上所述，栅极结构20可包括形成部分NMOS FinFET 11的多层。在栅极结构20的最低部分中，一介电层42占用鳍状结构(或投影)14的三个侧边上。在此，介电层42 可由例如HfOx的一高介电常数材料构成。在其他实施例中，介电层42可由例如HfSiO或 HfSiON的一或多个高介电常数材料构成，或者可由例如氧化硅的具有标准介电常数的一材料构成。介电层42的厚度可介于IA至200人之间。虽然介电层42可为如图2所示的单一层，其可选择性包括例如氧化硅界面层的介于鳍状结构(或投影)14的硅和介电层42的剩余部分之间的额外层。一阻挡层44(也可视为一覆盖层、一扩散层或一蚀刻停止层)，设置于介电层42的上方。阻挡层44可由氮化钛(TiN)构成，且其厚度可介于5A至1OOOA 之间。在其他实施例中，阻挡层44可包括氮化钽(TaN)或其他材料，上述材料适合降低或消除介电层42中的高介电常数材料和相邻的多晶硅层之间的费米能阶钉扎(Fermi level pinning)的风险。一掺杂且导电的多晶硅层46设置于阻挡层44上。上述多晶硅层46的厚度可介于50A至200A之间。栅极结构20可还包括一导入应力导电层48。上述导入应力导电层48可包括一材料，其热膨胀系数大于位于其下的多晶硅层46。此外，导入应力导电层的晶格常数不同于多晶硅层46，会导致晶格不匹配。导入应力导电层48和多晶硅材料的热膨胀系数和晶格常数的不同，在完成工艺之后，会使位于栅极结构20下方的应力沟道区38为拉伸应力的沟道区。在本实施例中，导入应力导电层48由硅锗构成，且其厚度可介于300A至450A之间。在图2中，一虚线箭头50概略代表导入应力导电层48的导入应力特性。栅极结构20可包括一第二掺杂导电多晶硅层53，设置于应力导电层48的上方。 多晶硅层53的厚度可约为100A。一镍硅化物层讨，设置于第二多晶硅层53的上方，且为栅极结构20的最上层。如上所述，可使用其他硅化物材料代替镍硅化物层M。半导体装置 10也可包括密封间隙壁56，设置于栅极结构20的侧壁上。可由氧化硅形成密封间隙壁56， 但在其他实施例中，密封间隙壁56也可选择性包括氮化硅，或由其他适当的介电材料形成密封间隙壁56。NMOS FinFET 11可还包括虚设间隙壁58，设置于密封间隙壁56上。每一个虚设间隙壁58可为一多层结构，上述多层结构由氧化硅和氮化硅两者构成，但在其他实施例中，虚设间隙壁58可为积集结构。请参考图3和图4，如上所述，图3绘示形成PMOS FinFET 12的部分的鳍状结构 (或投影)16以及栅极结构22的剖面图。由因为4-4切线为非线性路径，图4显示NMOS FinFET 11的外延硅成长物M和栅极结构20两者的剖面图。鳍状结构(或投影)16可包括一应力沟道区59，上述应力沟道区59被定义于部分鳍状结构(或投影)16中，且上述部分鳍状结构(或投影)16被栅极结构22围绕三侧。应力沟道区59介于鳍状结构(或投影)16内部的源极区34和漏极区36之间。此外，应力沟道区59为压缩应力的沟道区。意即，在沟道区中的硅晶格被压缩，而导致较高的空穴迁移率。在PMOS晶体管元件中，较高的空穴迁移率降低起始电压且会增加效能。在图2中，一虚线箭头60概略代表应力沟道区59 中的压缩应力。如图1的叙述，鳍状结构(或投影)16可包括外延硅锗成长物26。外延硅锗成长物沈的晶格常数大于其邻近鳍状结构(或投影)16的硅。因此，外延硅锗成长物沈会压缩外延硅锗成长物26之间的应力沟道区59，因而导致压缩的沟道应力。虚线箭头62 概略代表外延硅锗成长物的导入应力特性。栅极结构22与鳍状结构(或投影)16部分重叠，且设置在定义于鳍状结构(或投影)16中的应力沟道区59的上方和侧边上。在栅极结构22的底部，由一高介电常数材料构成的介电层64占用应力沟道区59。在本实施例中，介电层64可由HfOx构成。在其他实施例中，介电层 64 可由 HfO2^HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A10、ZrO, TiO、Ta2O5, Y2O3> SrTiO3(STO)、BaTiO3 (BTO)、BaZrO、HfLaO、LaSiO、AlSiO、(Ba, Sr) TiO3 (BST)、A1203、Si3N4、氮氧化硅、其他适当材料的其他高介电常数介电材料和/或上述组合构成。类似于栅极结构 20中的介电层42，介电层64可选择性包括介于沟道区和介电层64的剩余部分之间的氧化硅或其他氧化材料的界面层。一阻挡层66，设置于介电层64的上方，且类似于阻挡层44。一 U型功函数金属层68，形成于位于栅极结构22中的阻挡层66的上方，且部分填充一开口 69。因为栅极结构22为一 PMOS元件的一部分，功函数金属层68可由例如氮化钛 (TiN)的ρ型功函数金属材料(P-metal)构成。在其他实施例中，功函数金属层68可包括例如钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)或上述组合的其他金属。此外，在其他实施例中，功函数金属层68可包括一多层结构，其具有适于PMOS元件性能的够高的功函数(EWF) 值。举例来说，功函数金属层68可包括一氮化钛(TiN)层和一氮化钽(TaN)层的两者。栅极结构22可包括一金属填充层70，其填充未被功函数金属层68占据的部分开口 69中。金属填充层70可由一导电材料构成，其特别为铝(Al)。在其他实施例中，金属填充层70可包括铜、钨、钛、其他适当材料和/或上述组合。PMOS FinFET 12可还包括位于栅极结构22 的侧壁上的密封间隙壁56和虚设间隙壁58，上述密封间隙壁56和虚设间隙壁58与栅极结构20上的密封间隙壁56和虚设间隙壁58相同。图5至图12为类似于图4的剖面图，其显示本发明实施例的CMOS半导体装置10 的工艺剖面图。图5至图12为描述的工艺步骤相应于使用一 CMOS工艺流程的半导体装置 10的制造方法。应了解的是，可于如图5至图12所示的步骤之前、之中和/或之后提供额外的工艺，且如果一些选择的工艺为本领域常用工艺的话，则上述选择的工艺可以简洁方
式表不。请参考图5，提供硅半导体基板13。可利用包括光刻工艺和蚀刻工艺的适当工艺， 从基板13形成基板凸出物25和一基板凸出物72。上述光刻工艺可包括于基板13上形成一光致刻蚀剂层，对上述光致刻蚀剂层曝光为一图案化光致刻蚀剂，进行曝光后烘烤工艺， 对上述图案化光致刻蚀剂以形成包括上述图案化光致刻蚀剂的掩模元件。然后，蚀刻上述掩模元件为基板13里的凹陷74，且留下基板凸出物25和基板凸出物72。可利用离子反应蚀刻和/或其他适当工艺来蚀刻形成基板凸出物25和基板凸出物72的上述凹陷。在其他实施例中，可利用双重图案化光刻(以下简称DPL)工艺形成上述基板凸出物。DPL工艺允许用于提高物体(例如鳍状物)密度。不同的DPL工艺可使用包括双重曝光(例如使用两个掩模组)、形成邻接物体的间隙壁和移除上述物体以提供间隙壁图案、光致刻蚀剂冻结和 /或其他适当工艺。形成基板凸出物25和基板凸出物72之后，沉积和蚀刻二氧化硅或其他适当电介质以形成浅沟槽绝缘(STI)区18，上述浅沟槽绝缘(STI)区18围绕且隔绝上述基板凸出物。可利用任何适当的工艺，其可包括干蚀刻法、湿蚀刻法和一化学气相沉积(CVD) 法形成上述浅沟槽绝缘(STI)区18。接着，可于基板凸出物25、基板凸出物72和浅沟槽绝缘(STI)区18上方形成厚度可介于IA至200A之间的一介电层80。介电层80可由例如HfOx的一高介电常数(high k)介电材料构成，且可利用化学气相沉积(CVD)法形成上述介电层80。于位于浅沟槽绝缘 (STI)区18上方的全部基板凸出物25和基板凸出物72上沉积高介电常数(high k)介电材料的介电层80，包括沉积于基板凸出物25和基板凸出物72的顶部和侧边。然后，可利用化学气相沉积(CVD)法，于介电层80上方沉积一氮化钛(TiN)阻挡层82，其厚度可介于 5A至1000人之间。之后，可利用化学气相沉积(CVD)法，于阻挡层82上方沉积一(第一) 多晶硅层84。沉积的(第一)多晶硅层84的厚度可介于50A至200A之间。接着，可利用化学气相沉积(CVD)法，于多晶硅层84上方形成厚度可介于300A至450A之间的一硅锗层 86。最后，可利用化学气相沉积(CVD)法，于硅锗层86上方沉积厚度约为IOOA的一第二多晶硅层88。可利用任何适当工艺，例如物理气相沉积(PVD)法、原子层沉积(ALD)法、高密度等离子体化学气相沉积(HDPCVD)法、有机金属化学气相沉积(MOCVD)法、遥控等离子体化学气相沉积(RPCVD)法、等离子体增强型化学气相沉积(PECVD)法、电镀法、其他适合的方式和/或上述方式组合形成每一个上述介电层80、阻挡层82、(第一)多晶硅层84、硅锗层86和第二多晶硅层88。并且，于第二多晶硅层88上方沉积一光致刻蚀剂层89，且以常用方法图案化上述光致刻蚀剂层89，以留下光致刻蚀剂层部分89，其易于在后续步骤中移除部分上述叠层结构。请参考图6，可使用光刻图案化工艺，利用移除未被光致刻蚀剂层部分89(图5)保护的部分介电层80、阻挡层82、(第一)多晶硅层84、硅锗层86和第二多晶硅层88的方式，以形成栅极结构20和临时栅极结构90。光刻图案化工艺之后，介电层42 (介电层80的一部分)、阻挡层44 (阻挡层82的一部分)、(第一)多晶硅层46((第一)多晶硅层84的一部分)、导入应力导电层48 (硅锗层86的一部分)和多晶硅层53 (第二多晶硅层88的一部分)会留在基板凸出物25上方，且会形成栅极结构20。且介电层64(介电层80的一部分)、阻挡层66 (阻挡层82的一部分)、一虚设多晶硅层92 ((第一)多晶硅层84的一部分)、一虚设硅锗层94 (硅锗层86的一部分)和第二虚设多晶硅层96 (第二多晶硅层88的一部分)会留在基板凸出物72上方，且会形成临时栅极结构90。用以形成栅极结构的光刻图案化工艺可包括任何适当的步骤，例如光致刻蚀剂涂布(例如旋转涂布)、软烤、光掩模对准、曝光、曝光后烘烤、光致刻蚀剂显影、浸润、烘干(例如硬烤)、其他适合的方式和/或上述方式组合。此外，可使用例如无光掩模光刻工艺、电子束写入法或离子束写入法等方式应用或完全取代上述光刻曝光工艺。上述蚀刻工艺可为干蚀刻、湿蚀刻和/或其他蚀刻方法。可以了解的是，上述实施例并非用以限制形成上述层所使用的工艺。于基板凸出物25和基板凸出物72上方图案化上述层之后，可使用常用的工艺，沿着栅极结构20和临时栅极结构90的侧壁形成密封间隙壁56和虚设间隙壁58。在沉积工艺和蚀刻工艺之后，密封间隙壁56保护每一个栅极结构20和22的四个接近垂直侧壁。接着，进行一工艺，以于基板凸出物72 (图5)里蚀刻出两个凹陷97 (图3和图6)，并于临时栅极结构90的每一侧壁蚀刻出一凹陷。当进行上述工艺的一部分时，会先形成一保护层(图未显示)以保护基板凸出物25。然后，可使用干蚀刻法以蚀刻去除基板凸出物72的暴露部分。也可使用湿蚀刻法或一些其他适当蚀刻方法形成凹陷97。在蚀刻工艺之后，可选择性利用氢氟酸(HF)或其他适当溶液进行一清洁工艺，以清洁凹陷97。请参考图7，可形成NMOS FinFET 11禾PPMOS FinFET 12的源极区和漏极区30、32、 34、36，图7可以看见上述源极区和漏极区30、32、34、36的其中两个。首先可于基板凸出物 25上，且于栅极结构20的相对侧上成长外延硅成长物24。外延成长工艺可包括CVD沉积工艺(例如气相外延法(VPE))和/或超高真空CVD(UHV-CVD)法、分子束外延法和/或其他任何适合的工艺。上述外延工艺可使用与基板凸出物25(例如硅)的成分反应的气态及 /液态前驱物。于外延硅成长物M之间沉积应力沟道区38 (图幻，且于成长外延硅成长物时，会因为晶格不匹配于沟道区导入拉伸应力。在其他实施例中，可成长碳化硅(Si:C)以代替外延硅。然后，以例如磷或砷的η型掺质掺杂基板凸出物25和新形成的外延硅成长物 24，以形成NMOS FinFET 11的源极区和漏极区30、32。之后，使用外延成长工艺于基板凸出物72内的凹陷97中形成外延硅锗成长物26。于凹陷97之间沉积应力沟道区59 (图3)， 且于成长外延硅锗成长物时，会因为晶格不匹配于沟道区导入压缩应力。然后，以例如硼的 P型掺质掺杂外延硅锗成长物26，以形成PMOS FinFET 12的源极区和漏极区34、36。在形成源极区和漏极区30、32、34、36之前，可选择性于鳍状物中例如轻掺杂源/漏极(LDD)区和/或重掺杂源/漏极(HDD)的其他源极区和漏极区。另外，在工艺期间，可分别于栅极结构20和临时栅极结构90的顶面上形成硬掩模层98和100。在本实施例中，硬掩模层98和 100可为氮化硅。然而，硬掩模层98和100也可为SiON、SiC或其他适合的材料。请参考图8，对半导体装置10进行工艺，以增强NMOS FinFET 11的应力沟道区38 中的拉伸应力。特别地，可进行应力记忆工艺(SMT)。首先，于全部的半导体装置10上方， 包括栅极结构20和临时栅极结构90，沉积由氧化硅和氮化硅构成的一临时覆盖层102。上述氧化硅的厚度可介于50A至IOOA之间。上述氮化硅的厚度可介于50A至250A之间。接着，对半导体装置10进行一快速热退火工艺(RTA)和一毫秒退火工艺(MSA)。可于尖峰温度约为990至1010°C，压力约为760torr且持续时间介于1至4秒之间的条件下进行上述快速热退火工艺(RTA)。可于尖峰温度约为1250°C，压力约为760torr且持续时间介于0. 4 至0.8毫秒之间的条件下进行上述毫秒退火工艺(MSA)。上述应力记忆工艺(SMT)可在快速热退火工艺(RTA)和毫秒退火工艺(MSA)期间，利用“冻结”栅极结构20的与温度相关的应力条件的方式于应力沟道区38中形成拉伸应力。意即在快速热退火工艺(RTA)和毫秒退火工艺(MSA)期间，具有较大的热膨胀系数的硅锗导入应力导电层会迫使其下的多晶硅层46的晶格常数不规则地扩张。然后，在高温退火工艺之后，多晶硅晶格再结晶的期间， 多晶硅层46会保留或“记忆”在退火工艺期间导入的拉伸应力条件。此拉伸应力会向下传导穿过栅极结构20且进入应力沟道区38。在进行上述应力记忆工艺(SMT)之后，移除临时覆盖层102且继续进行工艺。请参考图9，于半导体装置10上进行一硅化工艺。首先，从栅极结构20移除硬掩模层98，以暴露出多晶硅层53同时在适当的地方留下硬掩模层100。接着，可进行例如自对准硅化物工艺(self-aligned silicide process)的一硅化物工艺，以于任何暴露出来的硅基(silicon-based)表面上成长一硅化物层。特别地，可于NMOS FinFET 11和PMOS FinFET 12的上方沉积例如镍的一金属材料，沉积金属材料之后，可在一高温下使镍和任何暴露于镍的硅区域之间产生反应，之后蚀刻移除未反应的镍。在硅化物工艺期间，是于外延硅成长物M和外延硅锗成长物沈上形成镍硅化物层观，且于栅极结构20中的多晶硅层 53上方形成镍硅化物层M。在硅化物工艺期间，硬掩模层100仍留在临时栅极结构90上， 以防止虚设多晶硅层上形成的硅化物，且于硅化物工艺之后移除硬掩模层100。于外延成长物上形成硅化物之后，完成鳍状结构(或投影)14和16。请参考图10，之后，于包括栅极结构20、临时栅极结构90和鳍状结构(或投影)14 和16的半导体装置10上方形成一层间介电层(ILD) 104。层间介电层(ILD) 104可由例如氧化硅的一电介质构成。沉积层间介电层(ILD) 104之后，进行一化学机械研磨(CMP)工艺直到暴露出每一个栅极结构20和临时栅极结构90的顶部为止。接着，可于半导体装置10 上方沉积一图案化光致刻蚀剂层106，以保护栅极结构20。请参考图11和图12，进行一栅极取代(gate replacement)工艺，其中移除临时栅极结构90的顶部三层且以一金属栅极取代。特别地，图11显示移除虚设多晶硅层92、96 和虚设硅锗层94之后的临时栅极结构90。移除上述虚设层期间，图案化光致刻蚀剂层106 保护栅极结构20。可利用例如干蚀刻法和/或湿蚀刻法的任何适合的工艺，同时移除或各别移除临时栅极结构90的上述虚设多晶硅层92、96和虚设硅锗层94。蚀刻移除上述虚设多晶硅层92、96和虚设硅锗层94之后，阻挡层66的顶面和密封间隙壁56的内表分别定义为开口 69的低面和侧面。接着，如图12所示，移除图案化光致刻蚀剂层106，且以包括功函数金属层68和金属填充层70的一金属栅极填充开口 69，以因此形成最终的栅极结构22。 接着，填充开口 69的方式特别包括于阻挡层42上方和密封间隙壁56的侧壁上沉积功函数金属层68，且在剩余开口 69中沉积金属填充层70。在本实施例中，功函数金属层68可由例如氮化钛(TiN)的ρ型功函数金属材料(P-metal)构成，且其厚度可介于10A至200A之间。并且，金属填充层70可由铝或例如铜、钨、钛的其他适当材料构成。在其他实施例中， 可以其他常用方式来调整栅极结构22以具有一适当功函数值。形成栅极结构22之后，可进行一化学机械研磨(CMP)工艺以平坦化栅极结构20、22和层间介电层(ILD) 104的顶部。可以了解的是，可对半导体装置10进行更进一步的工艺以完成半导体装置10的造。举例来说，可于鳍状结构(或投影)14、16和栅极结构20、22的上方，依序形成包括金属层(例如Ml、M2等)和金属层间介电层(IMD)的一未显示的多层内连线(MLI)，以电性耦接至装置的不同部分以形成一集成电路。上述多层内连线(MLI)可包括例如常用的介层孔或接触插塞的垂直内连线，和例如金属线的水平内连线。可用包括铜、钨和硅化物的各种导电材料形成上述各种内连线。在一实施例中，可使用镶嵌工艺以形成铜内连线结构。图13为如图5至图12所示的本发明实施例的CMOS半导体装置的工艺120的流程图。工艺120起始于步骤122，从基板13形成基板凸出物25和72。于形成基板凸出物之后形成浅沟槽绝缘(STI)区18。接着进行步骤124，于基板凸出物25和72上方形成介电层80、阻挡层82、(第一)多晶硅层84、硅锗层86和第二多晶硅层88。然后，在步骤126 中，图案化于步骤124中形成的上述层，以形成栅极结构20和临时栅极结构90。上述栅极结构20与鳍状结构(或投影)14的应力沟道区38部分重叠，且临时栅极结构90与鳍状结构(或投影)16的应力沟道区59部分重叠。接着进行步骤128，于基板凸出物25上，且于栅极结构20的每一侧上成长外延硅成长物M。并且于基板凸出物72上，且于临时栅极结构90的每一侧上成长外延硅锗成长物26。另外，对外延硅成长物M和基板凸出物25掺杂η型掺质以形成源极区30和漏极区32。并且，对外延硅锗成长物沈掺杂ρ型掺质以形成源极区34和漏极区36。此外，于栅极结构20和临时栅极结构90的顶部上形成硬掩模层 98和100。然后，在步骤130中，于半导体装置10上方沉积一临时覆盖层102。接着，进行快速热退火工艺(RTA)和毫秒退火工艺(MSA)，以在应力沟道区38中导入拉伸应力，且移除临时覆盖层102。然后，在步骤132中，于栅极结构20上方形成镍硅化物层54，且于外延成长物上形成镍硅化物层观。之后，步骤134和136依序进行一栅极取代工艺。特别地，在步骤134中，从临时栅极结构90移除虚设多晶硅层92、96和虚设硅锗层94，以于阻挡层66
1上方形成开口 69。接着在步骤136中，以功函数金属层68和金属填充层70填充开口 69， 以形成栅极结构22。半导体装置10并非用以限制上述的集成电路结构的实施例。举例来说，一单一积集的栅极结构可与鳍状结构(或投影)14和16两者部分重叠，且可视为NMOS FinFET 11和 PMOS FinFET 12两者的栅极结构。在此一实施例中，如图11和图12所述的栅极取代工艺期间，与鳍状结构(或投影)14部分重叠的部分积集的栅极结构会被保护，同时会以一金属栅极取代与鳍状结构(或投影)16部分重叠的部分积集的栅极结构。另外，半导体装置10 的集成电路也可包括例如电阻、电容、电感和/或保险丝的无源元件、例如包括P型沟道场效晶体管(PFET)、N型沟道场效晶体管(NFET)的金属氧化物半导体场效晶体管(MOSFET)、 互补式金属氧化物半导体晶体管(CM0Q、高压元件和/或高频晶体管的主动元件、其他适当的元件和/或上述组合。虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改变与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
1.一种半导体装置，包括 一基板，其中具有一应力沟道区；一介电层，设置于至少部分的该应力沟道区的上方； 一第一导电层，设置于该介电层的上方，且具有一第一数值的一特性； 一导入应力导电层，设置于该第一导电层的上方，且具有一第二数值的该特性，其中该第二数值不同于该第一数值；以及一第二导电层，设置于该导入应力导电层的上方，且具有该第一数值的该特性。
2.如权利要求1所述的半导体装置，其中该特性为一热膨胀系数和一晶格常数的其中之一。
3.如权利要求2所述的半导体装置，其中该特性为该晶格常数；以及其中该第一导电层和该第二导电层两者具有一第一热膨胀系数，且该导入应力导电层且具有不同于该第一热膨胀系数的一第二热膨胀系数。
4.如权利要求3所述的半导体装置，其中该第一导电层和该第二导电层为掺杂多晶硅，且该导入应力导电层为硅锗。
5.如权利要求1所述的半导体装置，其中该基板包括向上延伸的一投影，且该应力沟道区位于至少部分的该投影中；以及包括一栅极结构，其包括该介电层、该第一导电层、该第二导电层和该导入应力导电层，该栅极结构占用邻近于该应力沟道区的该投影。
6.一种半导体装置的制造方法，包括下列步骤 提供一基板；从该基板向上延伸形成一投影，该投影中具有一沟道区；形成一栅极结构，占用邻近于该沟道区的该投影，该栅极结构具有隔开的一第一导电层、一第二导电层和设置于该第一导电层和该第二导电层之间的一导入应力导电层； 于该栅极结构上方形成一覆盖层；对该沟道区给予应力，包括于该栅极结构上进行一热处理工艺；以及移除该覆盖层。
7.如权利要求6所述的半导体装置的制造方法，其中对该沟道区给予应力是以对该沟道区给予拉伸应力的一方式实行；以及其中进行该热处理工艺包括进行一快速退火工艺和一毫秒退火工艺。
8.如权利要求7所述的半导体装置的制造方法，其中于990°C和1010°C之间的温度下进行该快速退火工艺；以及其中于1250°C的温度下进行该毫秒退火工艺。
9.如权利要求6所述的半导体装置的制造方法，其中形成该栅极结构包括 形成一介电层；于该介电层上方形成由掺杂多晶硅形成的该第一导电层； 于该第一导电层上方形成由硅锗形成的该导入应力导电层；以及于该导入应力导电层上方形成由掺杂多晶硅形成的该第二导电层。
10.如权利要求9所述的半导体装置的制造方法，其中该投影为一第一投影，该沟道区为一第一沟道区，且该栅极结构为一第一栅极结构；以及包括从该基板向上延伸形成一第二投影，该第二投影中具一第二沟道区； 形成一第二栅极结构，占用邻近于该第二沟道区的该第二投影，该栅极结构具有一虚设电极；移除该覆盖层之后，于该基板、该第一投影、该第二投影、该第一栅极结构和该第二栅极结构上方形成一层间介电层；于该层间介电层上进行一研磨工艺，以暴露出该第一和第二栅极结构两者的顶端；形成一保护层以保护该第一栅极结构；从该第二栅极结构移除该虚设电极，因此形成一开口 ；移除该保护层；以及于该第二栅极结构中的该开口中沉积一金属。
全文摘要
本发明提供一种半导体装置及其制造方法，上述半导体装置包括一基板，其中具有一应力沟道区；一介电层，设置于至少部分的上述应力沟道区的上方；第一和第二导电层，设置于上述介电层的上方，且具有一第一数值的一特性；一导入应力导电层，设置于上述第一导电层的上方，且具有一第二数值的上述特性，其中上述第二数值不同于上述第一数值。本发明的实施例中使得在沟道区中的硅晶格被压缩，而导致较高的空穴迁移率，从而能够降低起始电压且会增加效能。
文档编号H01L29/06GK102244098SQ201010541608
公开日2011年11月16日 申请日期2010年11月8日 优先权日2010年5月14日
发明者林大文, 林彦君, 郑铭龙 申请人:台湾积体电路制造股份有限公司