专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，更具体地说，涉及包括具有最优化的沟道 区的MOS晶体管的半导体装置及其制造方法。
背景技术：
MOS晶体管作为有源装置(例如开关装置)广泛地用在半导体装置中。具体地说， 包括NMOS晶体管和PMOS晶体管的CMOS集成电路广泛地用于提高作为半导体装置的电特 性之一的待机电流特性。通常，CMOS电路可以包括具有各种沟道宽度的MOS晶体管。例如，NMOS晶体管和 PMOS晶体管可以具有等于相对光刻工艺的分辨率限度的最小特征尺寸的窄沟道宽度。同时，为了提高CMOS电路的工作特性，可以在电流驱动能力方面改善NMOS晶体管 和PMOS晶体管。可以通过减小MOS晶体管的阈值电压来提高电流驱动能力。最近，为了减 小NMOS晶体管的阈值电压，使用将含有镧的层设置在栅电极和沟道区之间的技术。然而， 如果在具有窄沟道宽度的NMOS晶体管中形成含有镧的层，则具有窄沟道宽度的NMOS晶体 管的阈值电压会高于具有相对宽的沟道宽度的NMOS晶体管的阈值电压。因此，对于提高包 括具有窄沟道宽度的NMOS晶体管的半导体装置的电特性具有局限性。
发明内容
因此，实施例涉及基本上克服了由于现有技术的局限性和缺点带来的一个或多个 问题的半导体装置及其制造方法。因此，实施例的特征在于提供包括MOS晶体管的半导体装置及其制造方法，与可 比较的传统装置和方法相比，所述MOS晶体管包括最优化的沟道区。因此，实施例的另一特征在于提供半导体装置，与可比较的传统装置相比，所述半 导体装置可以有效地改善MOS晶体管的窄沟道宽度效果。因此，实施例的另一特征在于提供一种制造半导体装置的方法，与可比较的传统 装置相比，所述方法能够提高MOS晶体管的窄沟道宽度效果。以上和其它特征及优点中的至少一个可以通过提供一种半导体装置来实现，所述 半导体装置包括装置隔离层，布置在半导体基底的预定区域上，以限定有源区，所述有源 区包括(100)晶面的中央顶表面和从所述中央顶表面延伸到所述装置隔离层的倾斜边缘 表面；半导体图案，覆盖所述有源区的所述中央顶表面和所述倾斜边缘表面，所述半导体图 案包括(100)晶面的与所述有源区的所述中央顶表面平行的平坦顶表面和与所述平坦顶 表面基本上和/或完全地垂直的侧壁；栅极图案，与所述半导体图案叠置。半导体基底可以包括(100)晶面的主表面。与所述倾斜边缘表面和所述装置隔离层的接触部分相比，所述中央顶表面和所述 倾斜边缘表面的接触部分可处于更高的高度。所述倾斜边缘表面可以包括(110)晶面。
所述倾斜边缘表面可以包括圆形轮廓形状。所述半导体图案的所述侧壁可以包括(100)晶面。所述栅极图案可以包括顺序地堆叠的栅极绝缘层和栅电极。所述栅极绝缘层可以包括镧。所述有源区、所述栅极图案和所述半导体图案分别对应于第一有源区、第一栅极 图案和第一半导体图案，所述半导体装置还包括与所述第一有源区相邻的第二有源区，所 述第二有源区由所述装置隔离层限定，第二半导体图案包括顺序地堆叠在所述第二有源区 上的下半导体图案和上半导体图案，其中，所述下半导体图案和所述上半导体图案可以具 有不同的带隙能，第二栅极图案与所述上半导体图案叠置。所述下半导体图案和所述上半导体图案中的一个可以包括与所述第一半导体图 案的硅图案相同的硅图案，所述下半导体图案和所述上半导体图案中的另一个包括硅锗图案。以上和其它特征及优点中的至少一个可以通过提供一种制造半导体装置的方法 来实现，所述方法包括以下步骤在半导体基底的预定区域上形成装置隔离层，以限定有源 区，其中，所述有源区包括(100)晶面的中央顶表面和从所述中央顶表面延伸到所述装置 隔离层的倾斜边缘表面；在所述有源区的所述中央顶表面和所述倾斜边缘表面上形成半导 体图案，其中，所述半导体图案包括(100)晶面的与所述有源区的所述中央顶表面平行的 平坦顶表面和与所述平坦顶表面基本上垂直的侧壁；形成与所述半导体图案叠置的栅极图 案。所述倾斜边缘表面可以包括(110)晶面。形成半导体图案的步骤可以包括执行选择性外延生长技术，使得所述半导体图案 包括(100)晶面。所述栅极图案可以包括顺序地堆叠的栅极绝缘层和栅电极。所述栅极绝缘层可以包括镧。一种制造半导体装置的方法包括在半导体基底的预定区域上形成装置隔离层， 以限定第一有源区和第二有源区，其中，所述第一有源区和所述第二有源区中的至少所述 第一有源区包括(100)晶面的中央顶表面和从所述中央顶表面延伸到所述装置隔离层的 倾斜边缘表面；分别在所述第一有源区和所述第二有源区上形成第一半导体图案和第二半 导体图案，其中，所述第一半导体图案包括(100)晶面的与所述第一有源区的所述中央顶 表面平行的平坦顶表面和与所述第一有源区的所述平坦顶表面基本垂直的侧壁，所述第二 半导体图案包括具有第一带隙能的下半导体图案和具有与所述第一带隙能不同的第二带 隙能的上半导体图案；形成分别与所述第一半导体图案和所述第二半导体图案叠置的第一 栅极图案和第二栅极图案。所述倾斜边缘表面可以包括(110)晶面。所述第一半导体图案的所述侧壁可以通过选择性外延生长技术形成，以包括 (100)晶面。形成第一半导体图案和第二半导体图案的步骤可以包括分别在所述第一有源区 和所述第二有源区上选择性地形成第一硅图案和第二硅图案；形成覆盖所述第一硅图案的 掩模图案，从而在所述第二有源区上选择性地形成硅锗图案；去除所述掩模图案。
形成第一半导体图案和第二半导体图案的步骤可以包括形成覆盖所述第一有源 区的掩模图案；在所述第二有源区上选择性地形成硅锗图案；去除所述掩模图案；分别在 所述第一有源区和所述硅锗图案上形成第一硅图案和第二硅图案。
通过参照附图详细地描述示例性实施例，对于本领域普通技术人员来说，以上和 其它特征及优点将变得更加明显，在附图中图1示出采用本发明构思的一个或多个方面的半导体装置的一部分的平面图；图2A示出沿图1的Ι-Γ线截取的图1的半导体装置的示例性实施例的剖视图；图2B示出沿图1的I-I'线截取的图1的半导体装置的另一示例性实施例的剖视 图；图3、图4、图5、图6和图7示出制造在图2A中示出的半导体装置的示例性方法中 的阶段的所得结构的剖视图；图8和图9示出制造在图2B中示出的半导体装置的示例性方法中的阶段的所得 结构的剖视图。
具体实施例方式通过引用将于2010年1月18日在韩国知识产权局提交的、名称为 "Semiconductor Devices Including MOS Transistors Having an OptimizedChannel Region and Methods of Fabricating the Same” 的第 10-2010-0004447 号韩国专利申请 全部并入本文。现在将在下文中参照附图更充分地描述示例性实施例；然而，示例性实施例可以 以不同的形式来实施，不应该被理解为局限于在此提出的实施例。而是提供这些实施例使 本公开将是彻底的且完整的，并将把本发明的范围充分地传达给本领域技术人员。在附图中，为了清晰地示出，会夸大层和区域的尺寸。还将理解的是，当元件被称 作“在”另一元件“上”、“上方”、“下”或“下方”时，该元件可以直接地分别在另一元件“上”、 “上方”、“下”或“下方”，或者也可以存在中间元件。另外，还将理解的是，当元件被称作“在” 两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可以存在一个或多 个中间元件。还将理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件，但 是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开 来。因此，在不脱离本发明的教导的情况下，一些实施例中的第一元件可在其它实施例中被 命名为第二元件。这里解释并示出的本发明构思的各方面的示例性实施例包括它们的补充 性的对应例。在整个说明书中，相同的标号指示相同的元件。图1示出采用本发明构思的一个或多个方面的半导体装置的一部分的平面图。图 2A示出沿图1的I-I'线截取的图1的半导体装置的示例性实施例的剖视图。参照图1和图2A，提供了包括第一区A和第二区B的半导体基底1。半导体基底1 可以是单晶硅基底，单晶硅基底包括(100)晶面的主表面。第一区A可以是NMOS区，第二 区B可以是PMOS区。
装置隔离层14可以设置在半导体基底1的预定区域上。装置隔离层14可以限定 多个有源区。例如，装置隔离层14可以分别在第一区A和第二区B中限定第一有源区9a 和第二有源区％。第一有源区9a和第二有源区9b可以分别具有第一宽度Wn和第二宽度 Wp。虽然在图2A中未示出，但在实施例中，第一阱可以设置在第一区A的半导体基底1 中，第二阱可以设置在第二区B的半导体基底1中。更具体地说，例如在图2A的示例性实 施例中，第一阱和第二阱可以分别是P型阱和N型阱。有源区中的一个、一些或全部(例如，第一有源区9a和/或第二有源区9b)可以 包括(100)晶面的中央顶表面9t和倾斜边缘表面9e。倾斜边缘表面可以从中央顶表面9t 延伸至装置隔离层14。倾斜边缘表面9e可以包括正倾斜轮廓形状。因此，与倾斜边缘表面9e和装置隔 离层14的接触部分c2相比，中央顶表面9t和倾斜边缘表面9e的接触部分cl可以处于更 高的高度。倾斜边缘表面9e可以包括(100)晶面。在图2A中示出的示例性实施例中，倾斜边缘表面9e具有平坦轮廓形状。然而，实 施例不限于此。例如，倾斜边缘表面9e可以包括圆形轮廓形状9e'，如在图2A的放大窗口 中所示。参照图2A，与有源区9a和9b的中央顶表面9t相比，装置隔离层14的顶表面可以 沿ζ方向处于更高的高度。有源区(例如9a、9b)中的一个、一些或全部有源区的中央顶表面9t可以覆盖有 相应的半导体图案(例如15a、15b)。相应的半导体图案(例如15a、15b)可以包括单层和 /或多层。参照图2A的示例性实施例，例如，第一有源区9a的中央顶表面9t和倾斜边缘表 面9e可以覆盖有第一半导体图案15a。第二有源区9b的中央顶表面9t和倾斜边缘表面 9e可以覆盖有第二半导体图案15b。第一半导体图案1 可以包括单晶硅图案。第二半导 体图案1 可以包括顺序地堆叠在彼此上的下半导体图案15bl和上半导体图案151^2。下半导体图案15b 1可以包括与第一半导体图案1 的材料层相同的材料层。下 半导体图案15bl和第一半导体图案1 可以包括例如单个半导体图案(例如，单晶图案)。 例如，在一些实施例中，下半导体图案1 和下半导体图案15bl可以包括相同材料中的一 种、一些或全部。然而，实施例不限于此。上半导体图案15 可以是带隙能与下半导体图案15bl的带隙能不同的材料层。 例如，上半导体图案15 的带隙能可以小于下半导体图案15bl的带隙能。例如，在实施例 中，上半导体图案15 可以包括单晶硅锗图案，而下半导体图案15bl可以包括单晶硅图案。参照图2A，第一半导体图案1 和/或下半导体图案15bl可以包括(100)晶面 的平坦顶表面15t和侧壁15s。相应的半导体图案15a、15b 1的平坦顶表面15t可以分别 与第一有源区9a和第二有源区9b的中央顶表面9t平行。例如，相应的半导体图案15a、 15bl的平坦顶表面15t可以沿χ方向延伸。第一半导体图案1 和/或下半导体图案15bl 的相应的侧壁1 可以基本上和/或完全地垂直于平坦顶表面15t。相应的侧壁1 可以 例如沿ζ方向延伸。第一半导体图案1 和/或下半导体图案15bl的侧壁1 可以包括 (100)晶面。在实施例中，第一半导体图案1 和/或下半导体图案15bl的顶表面15t和
6侧壁1 可以基本上和/或完全地彼此垂直，并可以不包括任何倾斜表面，例如沿χ方向和 ζ方向延伸的表面。此外，在实施例中，尽管有源区9a、9b的顶表面可以包括倾斜表面(例 如9e)，但是第一半导体图案1 和/或下半导体图案15bl的顶表面15t可以不包括任何 倾斜表面。在一些实施例中，与有源区9a和9b的中央顶表面9t相比，装置隔离层14的顶表 面可以处于更低的高度。在这样的实施例中，第一半导体图案1 和下半导体图案15b 1 还可以包括(100)晶面的与第一有源区9a和第二有源区9b的中央顶表面9t平行的平坦 顶表面15t以及与平坦顶表面15t基本上和/或完全地垂直的侧壁。因此，在实施例中，即 使装置隔离层14的顶表面与有源区9a和9b的中央顶表面9t相比处于更低的高度，但半 导体图案(例如15a和15bl)可以不具有(110)晶面的任何倾斜表面。第一栅极图案( 可以设置为跨过第一半导体图案15a。第二栅极图案( 可以设 置为跨过上半导体图案151^2。第一栅极图案( 可以包括顺序地堆叠的第一栅极绝缘层(例如21和2 和第一 栅电极25a。第二栅极图案( 可以包括顺序地堆叠的第二栅极绝缘层(例如21和23)和 第二栅电极25b。即，例如，第一栅极绝缘层和第二栅极绝缘层可以包括顺序地堆叠的高k 介电层21和覆盖层23。在图2A的示例性实施例中，将覆盖层23示为在高k介电层21上 方，然而，实施例不限于此。例如，覆盖层23可以设置在高k介电层21下方。覆盖层23可 以包括含有例如镧的层。更具体地说，例如，覆盖层23可以是氧化镧。参照图1，N型源极区SN和N型漏极区DN可以在第一栅电极25a的相应侧部设置 在第一有源区9a中。因此，第一栅电极2 和N型源极区SN/漏极区DN可以形成NMOS晶 体管。第一宽度Wn可以对应于NMOS晶体管的沟道宽度。仍参照图1，P型源极区SP和P型漏极区DP可以在第二栅电极25b的相应侧部设 置在第二有源区9b中。因此，第二栅电极25b、源极区SP和漏极区DP可以形成PMOS晶体 管。第二宽度Wp可以对应于PMOS晶体管的沟道宽度。覆盖层23可以包括例如镧的材料，以减小NMOS晶体管的阈值电压变化。更具体地 说，例如，覆盖层23可以包括例如镧，以提高NMOS晶体管的电流驱动能力和开关速度。在 这样的实施例中，第一区A的覆盖层23中的镧原子可以扩散通过高k介电层21，从而分布 在第一半导体图案1 和高k介电层21之间的界面处。此外，在该界面处分布的这些镧原 子会产生偶极子，偶极子会使在有源区9a中形成N型沟道反型层所需的栅极电压降低。本 发明构思的实施例可以使NMOS晶体管的阈值电压得以保持，例如防止其升高，同时减小了 其沟道宽度。应当指出，如果在栅极图案和有源区之间未提供半导体图案，则高k介电层会与 有源区的中央顶表面和倾斜边缘表面直接接触。在这样的情况下，覆盖层中的镧原子会进 一步穿过高k介电层和倾斜边缘表面之间的界面，并扩散到第一有源区的大部分区域中。 如果倾斜边缘表面具有(110)晶面而不是(100)晶体结构，则会获得这样的结果。在这样 的情况下，任何偶极子不会在高k介电层和倾斜边缘表面之间的界面处分布，由此会增大 NMOS晶体管的阈值电压。随着NMOS晶体管的沟道宽度减小，这种效果尤其值得关注。更具体地说，随着 NMOS晶体管的沟道宽度减小，倾斜边缘表面的面积与中央顶表面(其可以包括(100)晶面)的面积之比会增大。因此，随着NMOS晶体管的沟道宽度增大，NMOS晶体管的阈值电压 会进一步增大。此外，覆盖层会具有差的阶梯覆盖率。例如，当以诸如溅射技术之类的物理气相沉 积形成覆盖层时，覆盖层的阶梯覆盖率会小于1。因此，如果在栅极图案和有源区之间未提 供半导体图案，则覆盖层在倾斜边缘表面上的厚度要比在中央顶表面上的厚度薄。在这样 的情况下，在倾斜边缘表面上的覆盖层中的镧含量要比在中央顶表面上的覆盖层中的镧含 量低。因此，随着NMOS晶体管的沟道宽度减小，阈值电压会显著地增大。然而，本发明构思的实施例相对于这些情况的优点可在于，在具有倾斜边缘表面 9e的有源区(例如9a、9b)上方提供半导体图案(例如lfe、1 )，并且半导体图案(例如 15a、15b)可以包括(100)晶面的平坦顶表面，且不包括(110)晶面的任何倾斜边缘表面。 因此，本发明构思的实施例可以使NMOS晶体管的阈值电压得以保持，例如防止其升高，同 时减小了其沟道宽度。本发明构思的实施例的优点还可在于减小了 PMOS晶体管的阈值电压。更具体地 说，例如，实施例可以提供上半导体图案1恥2(其可以包括例如硅锗层)，并可以减小PMOS 晶体管的阈值电压。更具体地说，因为单晶硅锗的带隙能比单晶硅的带隙能小，所以用于产 生沟道反型层的栅极电压会与沟道区的带隙能成比例地减小。图2B示出沿图1的Ι-Γ截取的图1的半导体装置的另一示例性实施例的剖视 图。通常，下面将仅描述图2B的示例性实施例和图2A的示例性实施例之间的不同之处。参 照图2A和图2B，应当指出，在图2B的示例性实施例中，第二半导体图案15b'的定位不同 于图2A的第二半导体图案15b的定位。参照图1和图2B，在第一有源区A中，第一半导体图案1 可以设置在第二有源 区9b和高k介电层21之间，在第二有源区B中，第二半导体图案15b'可以设置在第二有 源区9b和高k介电层21之间。第二半导体图案15b'可以包括顺序地堆叠的下半导体图 案15bl'和上半导体图案15 '。更具体地说，参照图2A和图2B，在图2B的示例性实施 例中，上半导体图案15 '可以对应于第一有源区9b中的第一半导体图案1 和/或上面 关于图2A描述的下半导体图案1恥1，下半导体图案15bl'可以对应于上面关于图2A描述 的上半导体图案151^2。更具体地说，例如，下半导体图案15bl'可以包括带隙能比上半导体图案15 ' 的带隙能低的材料。例如，下半导体图案15bl可以包括单晶硅锗图案，与第一半导体图案 1 类似，上半导体图案15 '可以包括单晶硅图案。图2B的下半导体图案15bl'可以与图2A的第一半导体图案1 和/或图2A的 下半导体图案15bl具有相同的轮廓形状。图2B的上半导体图案15 '可以与图2A的上 半导体图案15 具有相同的轮廓形状。即，例如，下半导体图案15bl'可以包括如图2B所 示的(100)晶面的与第二有源区9b的中央顶表面9t平行的平坦顶表面15bt以及与平坦 顶表面9t基本垂直的侧壁15s。因此，图2B的下半导体图案15bl'的侧壁1 还可以包 括(100)晶面。更具体地说，与图2A的第一半导体图案15a的平坦顶表面15t类似，下半 导体图案15bl'的平坦顶表面15bt可以不包括任何倾斜表面。此外，在实施例中，虽然有 源区9a、9b的顶表面可以包括倾斜表面(例如9e)，但第一半导体图案1 的顶表面15t和 /或下半导体图案15bl'的顶表面15bt以及上半导体图案15 '的顶表面可以不包括任何倾斜表面。在实施例中，下半导体图案15bl'可以包括与第一半导体图案15a的轮廓形状一 样的轮廓形状。因此，在这样的实施例中，下半导体图案15bl'的顶表面15bt和第一半导 体图案15a的顶表面15t可以包括与相应的有源区9b、9a的中央顶表面9t平行的(100) 晶面。下半导体图案15bl'还可以包括可与平坦顶表面15bt基本垂直的侧壁15s，如图2B 所示。此外，在这样的实施例中，第一导电图案1 的侧壁1 和下半导体图案15bl'的侧 壁1 还可以包括(100)晶面。在实施例中，第一半导体图案1 和/或下半导体图案15bl、Mbr的顶表面 15t、15bt以及第一半导体图案1 和/或下半导体图案15bl、Mbl'的侧壁1 可以不包 括任何倾斜表面。根据本发明构思的实施例的NMOS晶体管的结构可以与图2A的NMOS晶体管的结 构基本相同。因此，该实施例的NMOS晶体管的效果可以与图2A的NMOS晶体管的效果相同。根据图2B的示例性实施例的PMOS晶体管的沟道区可以包括顺序地堆叠的硅锗图 案和硅图案。在图2B的示例性实施例中，虽然硅锗图案可以设置在硅图案下方，但硅锗图 案可以有助于减小PMOS晶体管的阈值电压。下面将描述制造在图1、图加和图2b中示出的半导体装置的示例性方法。图3、图4、图5、图6和图7示出制造在图2A中示出的半导体装置的示例性方法的 阶段的所得结构的剖视图。参照图3，可以在包括第一有源区A和第二有源区B的半导体基底1上形成硬掩模 图案6。第一有源区A和第二有源区B可以分别为NMOS晶体管区和PMOS晶体管区。半导 体基底1可以包括具有(100)晶面的主表面的单晶硅基底。每个硬掩模图案6可以包括顺 序地堆叠的衬垫(pad)氧化物图案3和衬垫氮化物图案5。可以使用硬掩模图案6作为蚀刻掩模来蚀刻半导体基底1，以形成沟槽7。沟槽7 可以分别在第一区A和第二区B中限定第一有源区9a和第二有源区％。参照图4，可以将包括沟槽7的基底热氧化，以在沟槽7的侧壁和底表面上形成热 氧化物11。可以形成热氧化物11以弥补在沟槽的形成期间对半导体基底1造成的蚀刻损 坏。在热氧化工艺期间，氧原子可以被提供到衬垫氧化物图案3与有源区9a和9b之间的 界面处。由此，有源区9a和9b的上角会被氧化，从而可以形成鸟喙。因此，有源区9a和9b 的上角可以转变为倾斜边缘表面9e。有源区9a和9b中的每个可以包括具有(100)晶面的 中央顶表面9t和从中央顶表面9t延伸的倾斜边缘表面9e。可以在具有热氧化物11的基底的整个表面上形成绝缘层，可以将绝缘层平坦化， 以暴露硬掩模图案6。因此，可以在可由热氧化物11围绕的沟槽7中形成绝缘图案13。热 氧化物11和绝缘图案13可以对应于装置隔离层14。虽然形成了绝缘层，但鸟喙可以延伸 到衬垫氧化物图案3与有源区9a和9b的之间的界面中。因此，可以增大倾斜边缘表面9e 的面积，并且可以减小中央顶表面9t的面积。如果中央顶表面9t以及有源区9a和9b的垂直侧壁包括(100)晶面，则倾斜边缘 表面9e可以是例如相对于中央顶表面9t倾斜45°的平坦表面，如在例如图4中所示。倾 斜边缘表面9e可以包括(110)晶面。换言之，当在包括(100)晶面的主表面和(100)晶面 的平坦晶带平面的晶片上形成有源区9a和9b时，有源区9a和9b的侧壁平行于或垂直于平坦晶带平面，倾斜边缘表面9e可以包括(110)晶面。在另一实施例中，倾斜边缘表面9e可以被形成为包括圆形轮廓形状。该倾斜边缘 表面9e还可以在一部分上包括(110)晶面。参照图5和图6，可以去除硬掩模图案6，以暴露有源区9a和9b的中央顶表面9t 和倾斜边缘表面9e。随后，可以分别在第一有源区9a和第二有源区9b上形成第一半导体 图案1 和下半导体图案15bl。第一半导体图案1 和下半导体图案15bl可以使用选择 性外延生长技术由硅层形成。因此，第一半导体图案15a和下半导体图案15bl可以包括例 如单晶硅图案。当第一半导体图案1 和下半导体图案15bl可以使用选择性外延生长技术来形 成时，半导体图案在的(100)晶面的中央顶表面9t上的生长速率会高于在倾斜边缘表面9e 上的生长速率。因此，如图6所示，第一半导体图案Ife和下半导体图案15bl可以被形成 为具有与中央顶表面9t平行的平坦顶表面15t和与平坦顶表面15t基本垂直的侧壁15s。 因此，第一半导体图案1 和下半导体图案15bl的顶表面15t和15bt及侧壁1 可以被 形成为包括(100)晶面。第一半导体图案1 和/或下半导体图案15bl'的顶表面15t以 及第一半导体图案15t和/或下半导体图案15bl的侧壁1 可以不包括例如(110)晶面 的任何倾斜表面。可以在第一区A上形成掩模图案17。掩模图案17可以被形成为至少覆盖第一半 导体图案15a。掩模图案17可以包括氧化物层。随后，可以在下半导体图案15bl上选择 性地形成上半导体图案151^2。上半导体图案15 可以通过例如选择性外延生长技术来形 成。在实施例中，上半导体图案15 可以由带隙能比下半导体图案1 的带隙能低的 半导体层形成。例如，如果下半导体图案包括硅层，则上半导体图案15 可以包括硅锗层。 下半导体图案15bl和上半导体图案15b2可以包括第二半导体图案。参照图7，可以去除掩模图案17，以暴露第一半导体图案15a。随后，可以在包括暴 露的第一半导体图案15的整个基底上形成栅极绝缘层。可以顺序地堆叠介电常数比氧化 硅的介电常数高的高k介电层21和含有镧的覆盖层23，以形成栅极绝缘层。可选地，栅极 绝缘层可以通过顺序地堆叠覆盖层23和高k介电层21来形成。覆盖层23可以包括氧化 镧层。可以在栅极绝缘层上形成栅极导电层。可以将栅极导电层和栅极绝缘层图案化， 从而形成可分别跨过第一半导体图案1 和上半导体图案15 的第一栅极图案和第二栅 极图案15bl。因此，第一栅极图案可以包括跨过第一有源区9a的第一栅电极25a。第二栅 极图案可以包括跨过第二有源区9b的第二栅电极25b。可以使用第一栅电极2 作为离子注入掩模将N传导型杂质注入到第一有源区 中，以形成图1的N型源极区SN和图1的N型漏极区DN。类似地，可以使用第二栅电极25b 作为离子注入掩模将P传导型杂质注入到第二有源区％中，以形成图1的P型源极区SP 和图1的P型漏极区DP。根据以上实施例，镧原子可以扩散通过高k介电层，并可以分布在第一半导体图 案1 和高k介电层21之间的界面处，而没有扩散到第一半导体图案1 和第一有源区9a 中的大部分区域中。这是因为第一半导体图案15a的顶表面15t具有(100)晶面，而没有任何(110)表面。因此，在第一半导体图案1 和高k介电层21之间的界面处分布的镧原 子会产生偶极子，从而偶极子会使NMOS晶体管的阈值电压降低。这样的偶极子不会用于使 可在第二区B上形成的PMOS晶体管的阈值电压降低。此外，因为第一半导体图案1 不包括任何倾斜表面，所以覆盖层23可以被形成 为具有优异的阶梯覆盖率。覆盖层23可以被形成为在整个半导体基底中具有完全地和/ 或基本上均勻的镧含量。因此，即使减小了 NMOS晶体管的沟道宽度，仍可以减小NMOS晶体 管的阈值电压的变化(例如，升高)和/或防止NMOS晶体管的阈值电压升高。由于例如上半导体图案151^2(即，硅锗图案)，可以减小PMOS晶体管的阈值电压。 如上所述，这是因为硅锗会比硅具有更低的带隙能。图8和图9示出制造在图2B中示出的半导体装置的示例性方法中的阶段的所得 结构的剖视图。通常，下面将仅描述图3至7的示例性方法与图8和图9的示例性方法之 间的不同之处。参照图8，装置隔离层14以及暴露的有源区9a和9b可以通过使用参照图3至图 5描述的方法相同的方法来形成。掩模图案51可以被形成为覆盖第一有源区9a。然后，可 以在第二有源区9b上选择性地形成半导体图案15bl'。下半导体图案15bl'可以通过 选择性外延生长技术由单晶硅锗层形成。因此，下半导体图案15bl'还可以被形成为包括 平坦顶表面Mbt，平坦顶表面15bt包括(100)晶面和与平坦顶表面15bt基本垂直的侧壁 15s。参照图9，可以去除掩模图案51，以暴露第一有源区9a。在暴露的第一有源区9a 和下半导体图案15bl'上分别选择性地形成第一半导体图案1 和上半导体图案15 '。 第一半导体图案1 和上半导体图案15 '可以包括例如使用选择性外延生长技术形成 的硅层。因此，第一半导体图案1 还可以被形成为包括(100)晶面的平坦顶表面15t和 (100)晶面的与平坦顶表面15t基本垂直的侧壁。因此，第一半导体图案1 可以被形成为 不具有(100)晶面的任何倾斜表面。下半导体图案15bl'和上半导体图案15 '可以对 应于第二半导体图案。如上所述，上半导体图案15 '可以包括硅层，下半导体图案15bl'可以包括带 隙能比硅层的带隙能低的硅锗层。因此，下半导体图案15bl'还可以有助于使第二区B上 的PMOS晶体管的阈值电压降低。根据本发明构思的实施例，包括(100)晶面的平坦顶表面的半导体图案可以设置 在包括(100)晶面的有源区(其包括具有与(100)晶面的平面取向不同的倾斜边缘表面) 上，栅极图案可以设置在半导体图案上。因此，栅极图案可以与半导体图案的(100)晶面的 平坦顶表面直接接触而没有接触倾斜边缘表面。由此，半导体装置会没有由倾斜边缘表面 引起的阈值电压的不稳定性。以上公开的主题应当被视为是示例性的，而不是限制性的，权利要求书旨在覆盖 落在本发明构思的真实精神和范围内的所有这些修改、改进和其它实施例。因此，从法律所 允许的最大程度上讲，本发明构思的范围应当由权利要求书及其等价物的最宽可允许的解 释来确定，并且将不受限于或局限于上面的详细描述。
权利要求
1.一种半导体装置，所述半导体装置包括装置隔离层，布置在半导体基底的预定区域上，以限定有源区，所述有源区包括(100) 晶面的中央顶表面和从所述中央顶表面延伸到所述装置隔离层的倾斜边缘表面；半导体图案，覆盖所述有源区的所述中央顶表面和所述倾斜边缘表面，所述半导体图 案包括(100)晶面的与所述有源区的所述中央顶表面平行的平坦顶表面和与所述平坦顶 表面基本上和/或完全地垂直的侧壁； 栅极图案，与所述半导体图案叠置。
2.如权利要求1所述的半导体装置，其中，所述半导体基底包括(100)晶面的主表面。
3.如权利要求1所述的半导体装置，其中，与所述倾斜边缘表面和所述装置隔离层的 接触部分相比，所述中央顶表面和所述倾斜边缘表面的接触部分处于更高的高度。
4.如权利要求1所述的半导体装置，其中，所述倾斜边缘表面包括(110)晶面。
5.如权利要求1所述的半导体装置，其中，所述半导体图案的所述侧壁包括(100)晶
6.一种用于制造半导体装置的方法，所述方法包括以下步骤在半导体基底的预定区域上形成装置隔离层，以限定有源区，其中，所述有源区包括 (100)晶面的中央顶表面和从所述中央顶表面延伸到所述装置隔离层的倾斜边缘表面；在所述有源区的所述中央顶表面和所述倾斜边缘表面上形成半导体图案，其中，所述 半导体图案包括(100)晶面的与所述有源区的所述中央顶表面平行的平坦顶表面和与所 述平坦顶表面基本上垂直的侧壁；形成与所述半导体图案叠置的栅极图案。
7.如权利要求6所述的方法，其中，所述倾斜边缘表面包括(110)晶面。
8.如权利要求6所述的方法，其中，形成半导体图案的步骤包括执行选择性外延生长 技术，使得所述半导体图案包括(100)晶面。
9.一种制造半导体装置的方法，所述方法包括以下步骤在半导体基底的预定区域上形成装置隔离层，以限定第一有源区和第二有源区，其中， 所述第一有源区和所述第二有源区中的至少所述第一有源区包括(100)晶面的中央顶表 面和从所述中央顶表面延伸到所述装置隔离层的倾斜边缘表面；分别在所述第一有源区和所述第二有源区上形成第一半导体图案和第二半导体图案， 其中，所述第一半导体图案包括(100)晶面的与所述第一有源区的所述中央顶表面平行的 平坦顶表面和与所述第一有源区的所述平坦顶表面基本垂直的侧壁，所述第二半导体图案 包括具有第一带隙能的下半导体图案和具有与所述第一带隙能不同的第二带隙能的上半 导体图案；形成分别与所述第一半导体图案和所述第二半导体图案叠置的第一栅极图案和第二 栅极图案。
10.如权利要求9所述的方法，其中，所述倾斜边缘表面包括(110)晶面。
全文摘要
本发明提供了一种半导体装置，所述半导体装置包括装置隔离层，布置在半导体基底的预定区域上，以限定有源区，所述有源区包括(100)晶面的中央顶表面和从所述中央顶表面延伸到所述装置隔离层的倾斜边缘表面；半导体图案，覆盖所述有源区的所述中央顶表面和所述倾斜边缘表面，所述半导体图案包括(100)晶面的与所述有源区的所述中央顶表面平行的平坦顶表面和与所述平坦顶表面基本上和/或完全地垂直的侧壁；栅极图案，与所述半导体图案叠置。
文档编号H01L27/092GK102130125SQ20101062302
公开日2011年7月20日 申请日期2010年12月31日 优先权日2010年1月18日
发明者宋文均, 朱大权, 林夏珍, 郑会晟, 都晋昈, 金元洪, 金明宣 申请人:三星电子株式会社