专利名称：带有集成tjbs二极管的场效应晶体管的制作方法
技术领域：
本发明涉及半导体器件、尤其是功率半导体器件、特别是带有集成沟槽结势垒肖特基(TJBSGrench Junction Barrier Schottky)) 二极管的功率MOS场效应晶体管。这种功率半导体器件例如能够应用在机动车中的发电机的同步整流器处。
背景技术：
几十年来，功率MOS场效应晶体管被用作快速开关用于在功率电子设备中应用。 除了平板型的、双重扩散的结构(DMOS)也可使用带有沟结构(TrenchMOS)的功率M0SFET。 不过，在带有非常快速的开关过程的应用情况下，其中电流也经由MOSFET的体二极管短时地流动，例如在同步整流器、DC-DC转换器等情况下，pn体二极管的导通和开关损耗产生不利的影响。作为可能的补救提出了例如带有其集成Pn体二极管和肖特基二极管的MOSFET 的并联电路。因此从专利文献US-5111253中已知DMOS与集成肖特基势垒二极管(SBD)的组合。在肖特基二极管情况下，较高的截止电流的缺点与较低的通向电压和较低的断开损耗的优点对立。除了原则上通过金属半导体结的势垒造成的截止电流，还出现通过所谓的势垒降低(BL(Barrier-Lowering))造成的与截止电压有关的分量。在US-2005/0199918中提出了 TrenchMOS与集成沟槽MOS势垒肖特基二极管(TMBS)的组合。由此可以在很大程度上抑制不利的BL效应。图1示出了带有集成MOS势垒肖特基二极管的TrenchMOS布置(TMBS)的简化的横截面。在高度n+掺杂的硅衬底1上有η掺杂的硅层2 (外延层)，在所述硅层2中引入大量沟(沟槽)3。在侧壁处和在沟的底部处有薄的、大多由二氧化硅组成的介电层4。沟的内部利用导电的材料5、例如利用掺杂的多晶硅填充。在多个沟情况下，在沟之间有ρ掺杂的层(P阱)6。在表面处，高度η+掺杂的区8 (源极)和高度ρ+掺杂的区7 (用于连接P阱)被引入到该P掺杂的层中。整个结构的表面用合适的、导电的层9，例如用Ti或硅化钛覆盖。在存在与P+或者η+掺杂的层7和8的接触的区中，导电的层9起欧姆接触的作用。在未嵌入在P掺杂的层6中的沟之间的区中，导电的层9起与位于之下的η掺杂的区2的肖特基接触的作用。在导电的层9上面一般情况下还存在较厚的、导电的金属层、或者由多个金属层组成的层系统。起源极接触的作用的该金属层10可以是在硅技术中常见的带有铜和/或硅分量的铝合金、或其它的金属系统。在背面上施加有常见的、可焊接的金属系统11，例如由层序列Cr、NiV和Ag组成。该金属系统11用作漏极接触。多晶硅层5彼此间并且与未画出的栅极接触以电流方式(galvanisch)相连。因此，肖特基二极管、也就是金属层9接触η掺杂的硅2的区以电的方式与 M0SFETS的体二极管、也就是P掺杂的层6和η掺杂的层2并联。如果施加截止电压，那么在与肖特基接触相邻的沟槽结构之间构成空间电荷区并且从本来的肖特基接触、也就是结 9-2屏蔽电场。通过在肖特基接触处的较小的场而降低BL效应，也就是阻止随着截止电压增加而截止电流上升。由于肖特基二极管的较低的通向电压，pn体二极管在通流方向上不运行。因此，肖特基二极管9 - 2作为MOSFET的反向二极管起作用。因为在肖特基二极管情况下不必清除所存储的少数载流子电荷，所以在理想情况下仅可以给空间电荷区的容量进行充电。通过清除而出现的Pn 二极管的反向电流峰值不出现。利用肖特基二极管的集成，MOSFET的开关特性被改进，开关时间和开关损耗是较小的。在雪崩击穿中也能够运行MOSFET对于某些应用是有利的。电压峰值能够通过体二极管限制。由于在MOSFET中总是存在的寄生NPN晶体管可能发生NPN结构的不期望的、 损坏性的击穿。因此该运行一般是不允许的。在集成TMBS 二极管情况下，这种运行原则上是可能的，但是由于然后出现的到TMBS的MOS结构中的载流子注入而出于质量原因不能被推荐。在US2006/0202264中提出附加地将所谓的结势垒肖特基二极管集成到 TrenchMOS中。结势垒肖特基二极管是平板型肖特基二极管，其中平的区以与衬底掺杂相反的导电类型扩散入，例如在η掺杂的衬底中ρ掺杂的区。在施加截止电压情况下，在ρ掺杂的区之间的空间电荷区一起生长并且从肖特基接触稍微(etwas)屏蔽电场。BL效应由此被减少一些，不过该作用比在TMBS结构情况下小得多。利用这种布置，在雪崩击穿中在无寄生npn晶体管的加偏压(Aufsteuerung)危险和损坏的情况下运行MOSFET是可能的。
发明内容
利用按照本发明的功率半导体器件能够以有利的方式有效抑制在传统器件中出现的势垒降低效应(Barrier-Lowering- Effekt (BL效应))。对此提出附加地将TJBS 二极管(Trench MOS Barrier Schottky (沟槽MOS势垒肖特基))集成到功率MOSFET中。在此，TJBS结构的击穿电压能够选择成比此外存在的PN体二极管的击穿电压大或小。在TJBS 结构的雪崩击穿电压(Z电压)比NPN晶体管或者pn体二极管的击穿电压小的情况下，该器件甚至在较高的电流情况下在击穿中能够运行。
本发明在附图的图中示出并且在描述中阐述。详细地
图1示出了按照现有技术的带有集成TMBS 二极管的功率沟槽MOS场效应晶体管的示意的、部分的横截面；
图2示出了按照本发明的第一布置的示意的、部分的横截面； 图3示出了按照本发明的第二布置的示意的、部分地示出的横截面； 图4示出了按照本发明的另一布置的示意的、部分地示出的横截面； 图5示出了带有集成TJBS结构的按照本发明的另一布置的示意的、部分地示出的横截面。
具体实施例方式在图2中示意地并且扼要地以横截面示出了本发明的第一实施例。在此涉及的是含有MOS场效应晶体管和TJBS 二极管的单片(monolithisch)集成结构。在高度η.掺杂的硅衬底1上有η掺杂的硅层、例如外延层(Epi-Schich02，在该层中引入大量沟(沟槽)3。 大多沟槽再次在侧壁处和底部处配备有薄的、大多由二氧化硅组成的介电层4。在这些沟处，内部再次用导电的材料5、例如用掺杂的多晶硅填充。多晶硅层5彼此间并且与未画出的栅极接触以电流方式相连。在这些沟之间有ρ掺杂的层(ρ阱)6。在表面处，高度η+掺杂的区8 (源极)和高度P+掺杂的区7被引入到该P掺杂的层中，这些区用于连接P阱。在器件的一些区处，在沟之间没有P掺杂的层(P阱)6，而仅有η掺杂的外延层2。这些沟也未用二氧化硅层4填充，而是用P掺杂的硅或多晶硅12填充。在此，沟或者完全被填充-如在图2中示出，或者能够仅覆盖沟槽壁和底部的表面。在上部处，能够给这些P掺杂的区整面地或仅部分地掺上高度P+掺杂的硅，以便实现与位于上面的金属或硅化物9更好的欧姆接触。出于清楚性原因该层在附图中未画出。沟的深度在(20-40)伏器件情况下大约为1 - 3 μ m，沟之间的距离、台结构区(Mesagebiet) 于是典型地小于0.5微米。当然这些尺寸不局限于所述值。因此例如在较高截止的MOSFET 情况下优选选择更深的沟和更宽的台结构区。已知的P掺杂的层(P阱)6连接到相应最外面的用P掺杂的材料充填的沟上。不过，在直到用二氧化硅4和多晶硅5填充的下一个沟的片段中分别没有高度n+掺杂的区8和大多也没有高度ρ+掺杂的区7。在用ρ掺杂的硅填充的沟槽或者沟的位置处，外延层2与肖特基金属9、例如与硅化钛接触。结9-2构成本来的肖特基二极管。如果施加截止电压，那么在与肖特基接触相邻的用P硅填充的沟槽结构之间构成空间电荷区并且从本来的肖特基接触(结9-2)屏蔽电场。通过在肖特基接触处的较小的场降低BL效应，也就是阻止随着截止电压增加而截止电流上升。区I表示所谓的沟槽结势垒肖特基二极管(TJBS)。ρ层12的掺杂如此选择，使得在ρ层12和η掺杂的外延层2 (TJBS)之间的击穿电压UZ_TJBS小于肖特基二极管9_2的击穿电压UZ_SBD。击穿电压通常也小于pn反向二极管6-2的击穿电压或者由区8、(7,6) 和2组成的寄生NPN晶体管的击穿电压。类似于根据图1的已知的布置，利用按照图2的布置获得改进的开关特性，而没有简单的肖特基二极管的截止电流缺点。与此相反地，该布置也适用于可靠的电压限制。在导电的层9上面如同在图1的情况下一般再次有较厚的、导电的金属层，或者由多个金属层 (源极接触)组成的层系统。在器件的背面处，该金属系统11用作漏极接触。多晶硅层5 彼此间并且与未画出的栅极接触以电流的方式相连。在图3中示出了带有单片集成结构的按照本发明的布置的另一实施例，该单片集成结构包括MOS场效应晶体管和TJBS 二极管。除内部区之外，结构、功能和名称与按照本发明的根据图2的布置相同。对此的区别是，内部的沟槽、TJBS的沟槽不用ρ掺杂的硅或多晶硅填充，而是完全或部分地用金属填充。具有小于IOOnm的渗入深度的平的高度ρ+掺杂的区域13连接在该沟槽的侧壁和底部上。该区域与金属层9欧姆地接触。区域13例如能够借助乙硼烷气相涂覆(Diboran-Gasphasenbelegung)利用接着的扩散或加热步骤、例如快速热退火(Rapid Thermal Annealing)RTP产生。掺杂和扩散或者加热步骤如此选择，使得达到相应的击穿电压UZ_TJBS。按照本发明的布置的所有另外的变型方案能够选择性地利用P掺杂的硅或多晶硅填充的沟12实施。
在图4中示出了按照本发明的布置的另一变型方案。在此，带有栅极结构的沟槽与TJBS的沟槽相对。如果MOSFET应该在击穿中运行，那么击穿电压再次如此调节，使得 TJBS具有所有结构的最低电压。 在按照图2至4的实施例中，TJBS的最外部的沟槽结构或者与体区域 (Bodygebiet) 6接触，如在图2和3中示出的，或其如在图4中那样与MOS沟槽结构相对地布置。但是，TJBS的沟槽或者沟也能够如在图5中示出的以一定的距离处于ρ掺杂的体区域6之间。在此，TJBS结构能够处于MOSFET芯片的内部中、或布置在芯片边缘处。
在按照本发明的解决方案的描述中选择的半导体材料和掺杂是示例性的。也可以分别代替η掺杂选择ρ掺杂并且代替ρ掺杂选择η掺杂。
权利要求
1.半导体器件，其包括至少一个MOS场效应晶体管和二极管，其特征在于，所述二极管是沟槽结势垒肖特基二极管(TJBS)。
2.根据权利要求1所述的半导体器件，其特征在于，所述MOS场效应晶体管和所述沟槽结势垒肖特基二极管(TJBS)被设计为单片集成结构。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述MOS场效应晶体管和所述沟槽结势垒肖特基二极管(TJBS)的击穿电压被选择，使得MOS场效应晶体管能够在击穿中运行。
4.根据权利要求3所述的半导体器件，其特征在于，沟槽结势垒肖特基二极管(TJBS) 的击穿电压(UZjJBS)被选择成最小的击穿电压并且由此小于UZ_肖特基二极管和小于 UZ-pn体二极管和小于半导体器件的寄生npn晶体管的击穿电压。
5.根据前述权利要求之一所述的半导体器件，其特征在于，在高度η+掺杂的硅衬底 (1)上施加η掺杂的硅层、例如外延层O)，在该层中引入大量沟或者沟槽(3)并且沟或者沟槽C3)中的一些在侧壁处和/或在底部处配备薄的介电层G)，其中内部用由导电的材料 (5)组成的层填充并且所述层( 彼此间并且与栅极接触以电流方式相连。
6.根据权利要求5所述的半导体器件，其特征在于，所述介电层由二氧化硅组成。
7.根据权利要求5或6所述的半导体器件，其特征在于，所述导电的材料( 是掺杂的多晶娃。
8.根据权利要求5、6或7所述的半导体器件，其特征在于，在沟之间有ρ掺杂的层(ρ 阱)(6)，在表面处，作为源极的高度η+掺杂的区(8)和用于连接ρ阱的高度ρ+掺杂的区 (7)被引入到所述ρ掺杂的层(ρ阱)(6)中。
9.根据权利要求8所述的半导体器件，其特征在于，在沟之间的一些区处不存在ρ掺杂的层(P阱)(6)，而是仅存在η掺杂的外延层0)，其中，在这些沟中二氧化硅层4通过填充沟的P掺杂的硅或多晶硅(12)代替。
10.根据前述权利要求之一所述的半导体器件，其特征在于，在用ρ掺杂的硅填充的沟槽或者沟的位置处，外延层( 与肖特基金属(9)、尤其是与硅化钛接触，其中结(9- 构成肖特基二极管，由此在截止电压被施加情况下在与肖特基接触相邻的、用P硅填充的沟槽结构之间构成空间电荷区，其在结(9 - 2)处从本来的肖特基接触屏蔽电场并且因此通过在肖特基接触处的较小的场降低BL效应并且阻止随着截止电压的增加而截止电流上升。
11.根据前述权利要求之一所述的半导体器件，其特征在于，区(I)表示沟槽结势垒肖特基二极管(TJBS)。
12.根据前述权利要求之一所述的半导体器件，其特征在于，ρ层(1 的掺杂被选择， 使得在P层(12)和η掺杂的外延层(TJBS) (2)之间的击穿电压(UZ_TJBS)小于肖特基二极管(9-2)的击穿电压UZ_SBD。
13.根据权利要求12所述的半导体器件，其特征在于，击穿电压也小于pn反向二极管 (6-2)的击穿电压和由区(8、7、6)和(2)组成的寄生NPN晶体管的击穿电压。
14.根据前述权利要求之一所述的半导体器件，其特征在于，在导电的层(9)上面存在较厚的、导电的金属层或由多个金属层组成的层系统并且构成源极接触，并且在背面处存在用作漏极接触的金属系统(11)，其中多晶硅层(5)彼此间并且与栅极接触以电流方式相连用于可靠的电压限制。
15.根据前述权利要求之一所述的半导体器件，其特征在于，TJBS结构的沟在区(I)中用金属填充并且沟的侧壁和底部包含有平的P掺杂的区域。
16.根据权利要求15所述的半导体器件，其特征在于，在TJBS结构的完全用ρ区域填充的沟情况下，给P区域的上部掺上P+硅，其中掺上能够从沟槽壁取消。
17.根据前述权利要求之一所述的半导体器件，其特征在于，内部的沟槽、TJBS的沟槽不用P掺杂的硅或多晶硅填充，而是完全或部分地用金属填充并且具有小于IOOnm的渗入深度的高度P+掺杂的平的区域(13)连接在该沟槽的侧壁上和底部上，所述区域(13)与金属层(9)欧姆地接触。
18.根据权利要求17所述的半导体器件，其特征在于，区域(13)借助乙硼烷气相涂覆利用接着的扩散或加热步骤、例如快速热退火RTP产生，其中掺杂和扩散或者加热步骤被选择，使得达到相应的击穿电压(UZ_TJBS)。
19.根据前述权利要求之一所述的半导体器件，其特征在于，所述沟(1 可选择地用ρ 掺杂的硅或多晶硅填充。
20.根据前述权利要求之一所述的半导体器件，其特征在于，带有栅极结构的沟槽与 TJBS的沟槽相对，其中如果MOSFET应在击穿中运行，那么击穿电压再次被调节，使得TJBS 具有所有结构的最低电压。
21.根据前述权利要求之一所述的半导体器件，其特征在于，TJBS的沟槽或者沟以一定的距离处于P掺杂的体区域(6)之间，其中TJBS结构处于MOSFET芯片的内部中、或布置在芯片边缘处。
22.根据前述权利要求之一所述的半导体器件，其特征在于，所有掺杂以分别相反设置的导电类型来实施并且η掺杂通过ρ掺杂代替。
全文摘要
本发明说明一种包括至少一个MOS场效应晶体管和二极管的半导体器件，其中，二极管是沟槽结势垒肖特基二极管(TJBS)并且带有MOS场效应晶体管和沟槽结势垒肖特基二极管(TJBS)的布置被设计为单片集成结构。在此，MOS场效应晶体管和沟槽结势垒肖特基二极管(TJBS)的击穿电压如此选择，使得MOS场效应晶体管能够在击穿中运行。
文档编号H01L29/78GK102473725SQ201080034556
公开日2012年5月23日 申请日期2010年6月10日 优先权日2009年8月5日
发明者格尔拉希 A., 渠宁 申请人:罗伯特·博世有限公司