半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法。
背景技术：
GaN系肖特基势鱼二极管(GaN-SBD:Schottky barrier diode)因其物性特征而备受期待作为高耐压且能够高速动作的设备应用于服务器系统等。为了在GaN-SBD中降低能量损失，重要的是降低通态电阻和正向电压。对于通态电阻和正向电压的降低，有效的是降低阳极电极(肖特基电极)的功函数。另一方面，阳极电极的功函数与反向耐压是制衡的关系。因此，如果为了降低通态电阻和正向电压而降低阳极电极的功函数，则反向耐压降低。因此，为了高耐压化，提出了在阳极电极的外周部与肖特基接合该阳极电极的η型GaN层之间设有掺杂了 Mg的P型GaN层的结构。为了得到该结构，需要在η型GaN层上形成P型GaN层，通过对P型GaN层进行干式蚀刻而图案化从而使η型GaN层的表面(肖特基面)露出，在肖特基面上形成阳极电极。然而，Mg的活化困难，即使在1000°C以上进行活化退火也仅活化所掺杂的量的1%左右。因此，形成P型GaN层时，为了充分确保活化的Mg，需要掺杂I X IO19CnT3以上的大量的Mg，并在1000°C以上进行活化退火。如果掺杂大量的Mg，则P型GaN层的结晶性容易降低。另外，在将这样的P型GaN层图案化后露出的η型GaN层的肖特基面也容易变得粗糙，成品率容易降低。此外，干式蚀刻时P型GaN层本身容易变得粗糙。因此，设有掺杂了 Mg的P型GaN层的结构的实用化极其困难。专利文献1:日本特开2008-177369号公报专利文献2:日本特开2010-40698号公报

发明内容
本发明的目的在于提供一种能够提高肖特基势垒二极管的反向耐压的半导体装置及其制造方法。在半导体装置的一个方式中，设有:GaN层、与上述GaN层的Ga面形成肖特基接合的阳极电极、以及位于上述阳极电极的至少一部分与上述GaN层之间的InGaN层。在半导体装置的另一个方式中，设有:GaN层、与上述GaN层的N面形成肖特基接合的阳极电极，以及位于上述阳极电极的至少一部分与上述GaN层之间、带隙大于GaN且含有Al的氮化物半导体层。在半导体装置的制造方法的一个方式中，在GaN层的Ga面上局部地形成InGaN层，将与上述GaN层进行肖特基接合的阳极电极以上述InGaN层位于该阳极电极的至少一部分与上述GaN层之间的方式形成。在半导体装置的制造方法的另一个方式中，在GaN层的N面局部地形成带隙大于GaN且含有Al的氮化物半导体层，将与上述氮化物半导体层进行肖特基接合的阳极电极以上述氮化物半导体层位于该阳极电极的至少一部分与上述GaN层之间的方式形成。
根据上述的半导体装置等，利用InGaN层或含有Al的氮化物半导体层，GaN层的Ga面或N面的能带电位(band potential)提高,能够提高反向耐压。


图1A是表示第I实施方式涉及的半导体装置的结构的俯视图。图1B是沿图1A中的1-1线的截面图。图2是表示能带电位的变化的图。图3是表示电流-电压特性的变化的图。图4A是表示制造第I实施方式涉及的半导体装置的方法的截面图。图4B是表示接着图4A、制造半导体装置的方法的截面图。图4C是表示接着图4B、制造半导体装置的方法的截面图。图4D是表示接着图4C、制造半导体装置的方法的截面图。图4E是表示接着图4D、制造半导体装置的方法的截面图。图4F是表示接着图4E、制造半导体装置的方法的截面图。图4G是表示接着图4F、制造半导体装置的方法的截面图。图4H是表示接着图4G、制造半导体装置的方法的截面图。图41是表示接着图4H、制造半导体装置的方法的截面图。图4J是表示接着图41、制造半导体装置的方法的截面图。图4K是表示接着图4J、制造半导体装置的方法的截面图。图5是表示第2实施方式涉及的半导体装置的结构的截面图。图6是表示第3实施方式涉及的半导体装置的结构的截面图。图7是表示第4实施方式涉及的半导体装置的结构的截面图。图8A是表示制造第4实施方式涉及的半导体装置的方法的截面图。图8B是表示接着图8A、制造半导体装置的方法的截面图。图8C是表示接着图8B、制造半导体装置的方法的截面图。图9是表示第5实施方式涉及的半导体装置的结构的截面图。图1OA是表示制造第5实施方式涉及的半导体装置的方法的截面图。图1OB是表示接着图10A、制造半导体装置的方法的截面图。图1OC是表示接着图10B、制造半导体装置的方法的截面图。图11是表示第6实施方式涉及的半导体装置的结构的截面图。图12是表示第7实施方式涉及的半导体装置的结构的截面图。图13A是表示制造第7实施方式涉及的半导体装置的方法的截面图。图13B是表示接着图13A、制造半导体装置的方法的截面图。图13C是表示接着图13B、制造半导体装置的方法的截面图。图14是表示第8实施方式涉及的半导体装置的结构的截面图。图15A是表示制造第8实施方式涉及的半导体装置的方法的截面图。图15B是表示接着图15A、制造半导体装置的方法的截面图。图15C是表示接着图15B、制造半导体装置的方法的截面图。图15D是表示接着图15C、制造半导体装置的方法的截面图。
图15E是表示接着图15D、制造半导体装置的方法的截面图。图16A是表示第9实施方式涉及的半导体装置的结构的俯视图。图16B是沿图16A中的I1-1I线的截面图。图17是表示能带电位的变化的图。图18是表示电流-电压特性的变化的图。图19A是表示制造第9实施方式涉及的半导体装置的方法的截面图。图19B是表示接着图19A、制造半导体装置的方法的截面图。图19C是表示接着图19B、制造半导体装置的方法的截面图。图19D是表示接着图19C、制造半导体装置的方法的截面图。图19E是表示接着图19D、制造半导体装置的方法的截面图。图19F是表示接着图19E、制造半导体装置的方法的截面图。图19G是表示接着图19F、制造半导体装置的方法的截面图。图19H是表示接着图19G、制造半导体装置的方法的截面图。图191是表示接着图19H、制造半导体装置的方法的截面图。图19J是表示接着图191、制造半导体装置的方法的截面图。图19K是表示接着图19J、制造半导体装置的方法的截面图。图20是表示第10实施方式涉及的半导体装置的结构的截面图。图21是表示第11实施方式涉及的半导体装置的结构的截面图。图22是表示第12实施方式涉及的半导体装置的结构的截面图。图23是表示第13实施方式涉及的半导体装置的结构的截面图。图24A是表示制造第13实施方式涉及的半导体装置的方法的截面图。图24B是表示接着图24A、制造半导体装置的方法的截面图。图24C是表示接着图24B、制造半导体装置的方法的截面图。图25是表示第14实施方式涉及的半导体装置的结构的截面图。图26A是表示制造第14实施方式涉及的半导体装置的方法的截面图。图26B是表示接着图26A、制造半导体装置的方法的截面图。图26C是表示接着图26B、制造半导体装置的方法的截面图。图27是表示第15实施方式涉及的半导体装置的结构的截面图。图28A是表示制造第15实施方式涉及的半导体装置的方法的截面图。图28B是表示接着图28A、制造半导体装置的方法的截面图。图28C是表示接着图28B、制造半导体装置的方法的截面图。图29是表示第16实施方式涉及的半导体装置的结构的截面图。图30A是表示制造第16实施方式涉及的半导体装置的方法的截面图。图30B是表示接着图30A、制造半导体装置的方法的截面图。图30C是表示接着图30B、制造半导体装置的方法的截面图。图30D是表示接着图30C、制造半导体装置的方法的截面图。图30E是表示接着图30D、制造半导体装置的方法的截面图。图30F是表示接着图30E、制造半导体装置的方法的截面图。图31是表不用于第17实施方式的GaN系SBD的结构的截面图。
图32是表示包含图31中示出的GaN系SBD的SBD封装的图。图33是表示包含图32中示出的SBD封装的PFC电路的图。图34是表示包含图33中示出的PFC电路的服务器电源的图。
具体实施例方式以下，参照附图对实施方式进行具体说明。(第I实施方式)首先，对第I实施方式进行说明。图1A是表示第I实施方式涉及的半导体装置(肖特基势垒二极管)的结构的俯视图，图1B是沿图1A中的1-1线的截面图。在第I实施方式中，如图1A和图1B所示，在蓝宝石基板I上形成有AlN成核层la，在AlN成核层Ia上形成有η型GaN层2。AlN成核层Ia上的η型GaN层2的表面为Ga面(以密勒指数表示为(0001)面)。在η型GaN层2上形成有环状的InGaN层3作为护环。并且，在InGaN层3的内侧形成有与η型GaN层2形成肖特基接合的阳极电极(肖特基电极)
4。阳极电极4比InGaN层3厚，阳极电极4的外周部与InGaN层3的上表面接触。另外，在与InGaN层3分离的位置形成有与η型GaN层2形成欧姆接合的阴极电极(欧姆电极)5。此外，在阳极电极4与阴极电极5之间形成有覆盖η型GaN层2和InGaN层3的钝化膜6。钝化膜6从上方覆盖阳极电极4的一部分和阴极电极5的一部分。应予说明，在图1A中省略钝化膜6。在此，对InGaN层3的作用进行说明。图2是表示关于能带电位的变化的模拟结果的图。图2中示出了仅是表面为Ga面的η型GaN层的结构体(实线)、表面为Ga面的η型GaN层和在其上形成的InGaN层的结构体(单点划线)、以及表面为Ga面的η型GaN层和在其上形成的P型GaN层的结构体(双点划线)的各能带电位。应予说明，η型GaN层的活化的η型杂质的浓度为5Χ 1017cnT3。InGaN层的In组成为6%，厚度为20nm。p型GaN层的活化的P型杂质的浓度为5X1017cm_3，厚度为200nm。图2的横轴表示距离η型GaN层的表面的深度，负值表示从η型GaN层与InGaN层或ρ型GaN层的界面(深度:0nm)到InGaN层或P型GaN层中的位置的距离。如图2所示，对于η型GaN层和ρ型GaN层的结构体(双点划线)，在η型GaN层与P型GaN层的界面的能带电位高于仅为η型GaN层的结构体(实线)的能带电位。在现有的设有P型GaN层的结构中因这样的作用而反向耐压提高。同样,对于η型GaN层和InGaN层的结构体(单点划线),在η型GaN层与InGaN层的界面的能带电位高于仅为η型GaN层的结构体(实线)的能带电位。这是由于在C轴方向生长于Ga面上的InGaN层与η型GaN层的界面，通过由自发极化和压电极化产生的负的固定电荷而能带电位上升。因此，与η型GaN层和ρ型GaN层的结构体同样,反向耐压提高。图3是表示关于电流-电压特性的变化的模拟结果的图。图3中示出仅是表面为Ga面的η型GaN层的结构体(实线)、表面为Ga面的η型GaN层和在其上形成的InGaN层的结构体(单点划线)、以及表面为Ga面的η型GaN层和在其上形成的ρ型GaN层的结构体(双点划线)的各电流-电压特性。应予说明，η型GaN层的活化的η型杂质的浓度为I X 1016cm_3。在η型GaN层和InGaN层的结构体(单点划线)中，使In组成为5%，使InGaN层的厚度为20nm，使InGaN层的与η型GaN层的界面附近存在-4.59 X IO12CnT2的负的固定电荷。在η型GaN层和ρ型GaN层的结构体(双点划线)中，使ρ型GaN层的厚度为20nm，使受主的浓度为2X1017cnT3。如图3所示，仅为η型GaN层的结构体(实线)的反向耐压为_36.1V，与此相对，η型GaN层和ρ型GaN层的结构体(双点划线)的反向耐压高达-42.7V。另外，η型GaN层和InGaN层的结构体(单点划线)的反向耐压的绝对值为44.8V以上，高于η型GaN层和ρ型GaN层的结构体(双点划线)的反向耐压。从这些模拟结果可知，根据第I实施方式，可得到比不存在InGaN层3的GaN系SBD和使用ρ型GaN层作为护环的GaN系SBD高的反向耐压。接下来，对制造第I实施方式涉及的半导体装置的方法进行说明。图4Α 图4Κ是按工序顺序表示制造第I实施方式涉及的半导体装置的方法的截面图。首先，如图4Α所示，在蓝宝石基板I上利用例如有机金属气相生长(M0VPE:metal-organic vapor phase epitaxy)法形成 AlN 成核层 la、n 型 GaN 层 2 以及 InGaN 层
3。由于在η型GaN层2的形成前在蓝宝石基板I上形成AlN成核层la，所以η型GaN层2的生长方向的表面为Ga面。另外，例如η型GaN层2的厚度为I μ m左右，掺杂4Χ 1017cm_3左右的Si作为η型杂质。例如InGaN层3的厚度为20nm左右，In组成为5% 7%左右。例如η型GaN层2的生长温度为1000°C左右，InGaN层3的生长温度为780°C左右。接着，如图4B所示，在InGaN层3上形成将形成阴极电极5的预定的区域开口的抗蚀图案11。抗蚀图案11利用光刻法形成。其后，如图4C所示，将抗蚀图案11用作蚀刻掩模对InGaN层3进行蚀刻，在形成阴极电极5的预定的区域中，使η型GaN层2的表面露出。作为InGaN层3的蚀刻，例如进行使用氯系气体的干式蚀刻。InGaN层3的蚀刻速率例如为10nm/min。在该蚀刻中，优选进行过度蚀刻，蚀刻时间例如为4分钟。因为如果InGaN层3在形成阴极电极5的预定的区域残留，则有时因势垒而产生欧姆接合不良。接下来，如图4D所示，除去抗蚀图案11，在η型GaN层2上利用例如剥离(lift-off)法形成阴极电极5。作为阴极电极5，例如形成厚度为30nm左右的Ti膜与位于其上的厚度为300nm左右的Al膜的层叠体。Ti膜和Al膜的成膜例如利用蒸镀法进行。接着，在600°C左右进行快速热处理(RTA:rapid thermal annealing)。其后，如图4E所示，形成覆盖阴极电极5且覆盖使InGaN层3作为环状的护环残留的部分的抗蚀图案12。抗蚀图案12利用光刻法形成。接下来，如图4F所示，将抗蚀图案12用作蚀刻掩模对InGaN层3进行蚀刻，在设置肖特基接合面的区域和将阳极电极4与阴极电极5绝缘分离的区域中，使η型GaN层2的表面露出。作为InGaN层3的蚀刻，例如进行使用氯系气体的干式蚀刻。InGaN层3的蚀刻速率例如为10nm/min。在该蚀刻中也优选进行过度蚀刻，蚀刻时间例如为3分钟。因为如果InGaN层3在设置肖特基接合面的区域残留，则有时因势垒而正向电压变高。与使形成阴极电极5的预定的区域的η型GaN层2的表面露出时相比缩短蚀刻时间是由于设置肖特基接合面的区域的过度蚀刻的量越多，在阳极电极4的下端部，其侧面与η型GaN层2接触的面积越大，容易发生损坏。接着，如图4G所示，除去抗蚀图案12，形成将形成阳极电极4的预定的区域开口的抗蚀图案13。抗蚀图案13利用光刻法形成。此时，抗蚀图案13的开口部与InGaN层3的一部分交叠。其后，如图4H所示，使用抗蚀图案13作为成膜掩模，利用剥离法形成阳极电极4。作为阳极电极4，例如形成厚度为IOOnm左右的TaN膜与位于其上的厚度为300nm左右的Cu膜的层叠体。TaN膜和Cu膜的成膜例如利用溅射法进行。接下来，如图41所示，在蓝宝石基板I的表面侧形成覆盖η型GaN层2、InGaN层
3、阳极电极4以及阴极电极5的钝化膜6。作为钝化膜6，例如利用等离子体化学气相沉积(CVD:chemical vapor deposition)法形成厚度为200nm左右的氮化娃膜。接着，如图4J所示，在钝化膜6上形成将形成阳极电极4的接触部的预定的区域和形成阴极电极5的接触部的预定的区域开口的抗蚀图案14。抗蚀图案14利用光刻法形成。其后，如图4K所示，使用抗蚀图案14作为蚀刻掩模对钝化膜6进行蚀刻，将阳极电极4的一部分和阴极电极5的一部分作为接触部而露出。作为钝化膜6的蚀刻，例如进行使用SF6气体和CHF3气体的混合气体的干式蚀刻。此时，例如使上部电极功率为500W，使下部电极功率为50W。钝化膜6为氮化硅膜时，其蚀刻速率为0.24 μ m/min左右。然后，除去抗蚀图案14。由此，能够制造第I实施方式涉及的半导体装置。由此，在第I实施方式中，无需形成含有大量的Mg的ρ型GaN层。因此，能够避免结晶性的降低和伴随着干式蚀刻的肖特基面的粗糙，并且能够提高反向耐压。应予说明，可以使用表面为Ga面的GaN基板代替蓝宝石基板I。此时，不形成AlN成核层Ia而在GaN基板上形成η型GaN层2。在GaN层上形成AlGaN层时，如果GaN层的表面为Ga面，则因自发极化和压电极化而在GaN层的与AlGaN层的界面附近容易形成2DEG。另一方面，如果GaN层的表面为N面，则因自发极化和压电极化而在GaN层的与AlGaN层的界面附近容易诱发2DHG。这样的现象在 “0.Ambacher et al.J.Appl.Phys.Vol.85 (1999) 3222” 中也有记载。另外，对于用等离子体辅助分子束外延(PAMBE)法在蓝宝石基板的C面上生长的GaN层而言,直接生长于蓝宝石基板上的GaN层的表面为N面。另一方面,介由AlN成核层生长的GaN层的表面为Ga面。这样的现象在“M.Park et al.J.Appl.Phys.Vol.93 (2003)9542”和“W.-C.Yang et al., J.Appl.Phys.Vol.94 (2003) 5720” 中也有记载。另外，直接生长于表面为C(碳)面的SiC基板上的GaN层的表面为N面。这样的现象在“M.H.Wong etal., J.Appl.Phys.Vol04 (2008)093710”中也有记载。直接生长于表面为N面的GaN基板上的GaN层的表面也为N面。只要考虑这些性质来使GaN层等生长即可。另外，无需向InGaN层3掺杂杂质，但优选以不对结晶性带来不良影响的程度的量来掺杂P型杂质。这是由于能够进一步提高在与η型GaN层2的界面的能带电位。作为ρ型杂质，例如可以使用Mg，不对结晶性带来不良影响的程度的掺杂量例如为IO18CnT3级。如果Mg的活化率为1%左右，则IO16CnT3级的Mg活化。(第2实施方式)接下来，对第2实施方式进行说明。图5是表示第2实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。
在第2实施方式中，如图5所示，在AlN成核层Ia上形成以高于η型GaN层2的浓度掺杂了 η型杂质的η + GaN层7。并且，η型GaN层2仅在InGaN层3和阳极电极4的正下方、在InGaN层3和阳极电极4与n+ GaN层7之间形成，阴极电极5不与η型GaN层2而与n+ GaN层7形成欧姆接合。其它构成与第I实施方式相同。对于这样的台面结构的肖特基势垒二极管，也可得到与第I实施方式同样的效果。另外，由于η型杂质的浓度高的η + GaN层7与阴极电极5连接，所以能够更进一步降低欧姆电阻。(第3实施方式)接下来，对第3实施方式进行说明。图6是表示第3实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第3实施方式中，使用导电性的η型GaN基板Ib代替蓝宝石基板I。并且，如图6所示，不是阴极电极5在η型GaN层2上形成，而是阴极电极21在η型GaN基板Ib的背面上形成。其它构成与第I实施方式相同。对于这样的纵型结构的肖特基势垒二极管，也可得到与第I实施方式同样的效果。另外，能够节省面积。此外，由于阴极电极21能够不考虑阳极电极4等的位置地形成，所以也能够简化制造工艺。(第4实施方式)接下来，对第4实施方式进行说明。如果像第I 第3实施方式那样利用干式蚀刻进行InGaN层3的加工，则难以在InGaN层3与η型GaN层2的界面将蚀刻中断。并且，如果InGaN层3残留，则因势垒而正向电压变高，如果过分进行过度蚀刻，则有时容易引起损坏。另外，干式蚀刻时的InGaN层3的蚀刻速率也存在面内分布。因此，即使进行过度蚀刻，也可能存在InGaN层3的残渣、或过度蚀刻变得略微过量而二极管特性产生面内分布。如果二极管特性产生面内分布，则有时成品率降低。另外，伴随着干式蚀刻时的损伤，耐压的绝对值也可能降低。在第4实施方式中，通过进行光电化学(PEC:photo electrochemical)蚀刻来代替干式蚀刻，从而消除这样的担忧。图1是表示第4实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第4实施方式中，如图7所示，在InGaN层3上形成有金属膜22，阳极电极4比η型GaN层2和金属膜22的层叠体厚，阳极电极4的外周部与金属膜22的上表面接触。详细内容如后所述，金属膜22是PEC时用作遮光掩模的膜。其它构成与第I实施方式相同。根据第4实施方式也可得到与第I实施方式同样的效果。另外，使用Ni膜作为InGaN层3上的金属膜22时，由于Ni的功函数较高，所以能够在InGaN层3附近更进一步抑制电场集中。接下来，对制造第4实施方式涉及的半导体装置的方法进行说明。图8Α 图SC是按工序顺序表示制造第4实施方式涉及的半导体装置的方法的截面图。首先，与第I实施方式同样地进行直至阴极电极5的形成为止的处理(图4Α 图4D)。接着，如图8Α所示，在InGaN层3上形成覆盖InGaN层3的作为环状的护环而残留的部分的金属膜22。作为金属膜22，例如利用剥离法形成厚度为IOOnm左右的Ni膜。Ni膜的成膜例如利用蒸镀法进行。其后，如图SB所示，利用将金属膜22用作遮光掩模的光电化学蚀刻(PEC)对InGaN层3进行加工，在设置肖特基接合面的区域和将阳极电极4与阴极电极5绝缘分离的区域中，使η型GaN层2的表面露出。该PEC中，例如，将蓝宝石基板I和在其上形成的η型GaN层2等浸溃在KOH溶液中，在KOH溶液中加入Pt电极，使电极23与阴极电极5接触。然后，将Pt电极与直流电源的负极连接，将电极23与直流电源的正极连接，在阴极电极5与Pt电极之间施加偏压，同时对InGaN层3照射波长比η型GaN层2的带隙(3.4eV)的波长(365nm)长、且比InGaN层3的带隙(3.2eV)的波长(387nm)短的紫外光。如果对InGaN层3照射这样的紫外光，则在InGaN层3中生成有助于蚀刻的空穴，InGaN层3的蚀刻进行。但是，由于被金属膜22覆盖的部分未生成空穴，所以该部分未被蚀刻。另外，如果η型GaN层2的表面露出，则虽然对η型GaN层2照射紫外光，但其波长比η型GaN层2的带隙的波长长，因此在η型GaN层2中无法生成有助于蚀刻的空穴。因此，η型GaN层2未被蚀刻。因此，即使不进行过度蚀刻也能够可靠地除去InGaN层3。接下来，如图SC所示，与第I实施方式同样地形成阳极电极4。阳极电极4与金属膜22电连接。接着，与第I实施方式同样地进行钝化膜6的形成以后的处理(图41 图4Κ)。由此，得到图7中示出的结构。在第4实施方式中，由于利用PEC进行InGaN层3的加工，所以能够消除上述的担忧。换言之，在第4实施方式中，由于能够在InGaN层3与η型GaN层2的界面将蚀刻中断，所以即使InGaN层3的蚀刻速率存在面内分布也能够防止InGaN层3的残渣的产生，并且能够使阳极电极4的侧面不与η型GaN层2接触。另外，与干式蚀刻比较，极不易发生损伤，耐压的绝对值不易降低。应予说明，形成ρ型GaN层代替InGaN层3时，极难进行利用光电化学蚀刻(PEC)的湿式蚀刻。是由于P型GaN层作为对η型GaN层的蚀刻阻挡层发挥功能。(第5实施方式)接下来，对第5实施方式进行说明。在第I 第4实施方式中，由于InGaN层3的正下方的耗尽层的扩展，所以与没有InGaN层3的情况比较，薄层电阻变高，通态电阻仅增加该部分的量。如果增加η型GaN层2的载流子浓度，则能够降低通态电阻，但反向耐压降低。在第5实施方式中，通过使用二维电子气体(2DEG)，从而实现高反向耐压和低通态电阻。图9是表示第5实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第5实施方式中，如图9所示，InGaN层3扩展至阴极电极5的下方而形成。并且，在InGaN层3与阴极电极5之间形成有AlGaN层31。AlGaN层31的Al组成为30%左右。钝化膜6也覆盖AlGaN层31。其它构成与第I实施方式相同。在这样的第5实施方式中，如图9所示，在InGaN层3的与AlGaN层31的界面附近存在高浓度的2DEG。因此，与第I 第4实施方式比较，能够显著降低薄层电阻。因此，能够使η型GaN层2的载流子浓度低于第I 第4实施方式的载流子浓度,能够更进一步提闻反向耐压。接下来，对制造第5实施方式涉及的半导体装置的方法进行说明。图1OA 图1OC是按工序顺序表示制造第5实施方式涉及的半导体装置的方法的截面图。首先，如图1OA所示，在蓝宝石基板I上利用例如MOVPE法形成AlN成核层la、η型GaN层2、InGaN层3以及AlGaN层31。例如η型GaN层2的厚度为I μ m左右，掺杂I X IO17CnT3左右的Si作为η型杂质。换言之，使载流子浓度低于第I实施方式。另外，例如InGaN层3的厚度为IOnm左右，In组成为5% 7%左右。另外，例如AlGaN层31的厚度为20nm左右，Al组成为30%左右。例如η型GaN层2的生长温度为1000°C左右，InGaN层3的生长温度为780°C左右，AlGaN层31的生长温度为1000°C左右。接着，利用剥离法在AlGaN层31上形成阴极电极5。其后，在AlGaN层31上和阴极电极5上形成覆盖AlGaN层31的残留部分的抗蚀图案15。抗蚀图案15利用光刻法形成。接下来，如图1OB所示，使用抗蚀图案15作为蚀刻掩模对AlGaN层31进行蚀刻，使InGaN层3的表面的一部分露出。AlGaN层31的蚀刻速率为10nm/min，蚀刻时间例如为
2.5分钟。换言之,进行少许过度蚀刻。接着，如图1OC所示，在InGaN层3、AlGaN层31上以及阴极电极5上形成将形成阳极电极4的预定的区域开口的抗蚀图案16。抗蚀图案16利用光刻法形成。其后，使用抗蚀图案16作为蚀刻掩模对InGaN层3进行蚀刻，在形成阳极电极4的预定的区域中，使η型GaN层2的表面露出。接下来，除去抗蚀图案16，与第I实施方式同样地进行利用剥离法形成阳极电极4以后的处理。由此，得到图9中示出的结构。(第6实施方式)接下来，对第6实施方式进行说明。图11是表示第6实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第6实施方式中，如图11所示，InGaN层3也残留在阳极电极4的下方，在AlGaN层31的内侧与AlGaN层31分离地形成有AlGaN层31a。AlGaN层31a具备与AlGaN层31同样的厚度和Al组成。并且，以从上方和侧方覆盖AlGaN层31a的方式形成有阳极电极4。其它构成与第5实施方式相同。根据第6实施方式也可得到与第5实施方式同样的效果。另外，由于无需对InGaN层3进行蚀刻，所以能够简化制造工艺。应予说明，在第5、第6实施方式中，使用InAlN层或InAlGaN层等代替AlGaN层31也能够产生2DEG而得到同样的效果。(第7实施方式)接下来，对第7实施方式进行说明。图12是表示第7实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第7实施方式中，如图12所示，在InGaN层3与阴极电极5之间形成有I个或2个以上的环状的InGaN层3a。InGaN层3a具备与InGaN层3同样的厚度和In组成。钝化膜6也覆盖InGaN层3a。其它构成与第I实施方式相同。根据这样的第7实施方式也能够得到与第I实施方式同样的效果。另外，由于形成有I个或2个以上的环状的InGaN层3a，换言之，由于采用多重护环结构，所以能够得到更高的反向耐压。接下来，对制造第7实施方式涉及的半导体装置的方法进行说明。图13A 图13C是按工序顺序表示制造第7实施方式涉及的半导体装置的方法的截面图。首先，与第I实施方式同样地进行直至阴极电极5的形成为止的处理(图4A 图4D)。接着，如图13A所示，形成覆盖阴极电极5且覆盖InGaN层3的作为环状的多重护环而残留的部分的抗蚀图案12a。抗蚀图案12a利用光刻法形成。
接着，如图13B所示，使用抗蚀图案12a作为蚀刻掩模对InGaN层3进行蚀刻，在设置肖特基接合面的区域和将阳极电极4与阴极电极5绝缘分离的区域中，使η型GaN层2的表面露出。此时，在将阳极电极4与阴极电极5绝缘分离的区域，使η型GaN层2的表面呈多个环状地露出。其后，如图13C所示，除去抗蚀图案12a，与第I实施方式同样地形成将形成阳极电极4的预定的区域开口的抗蚀图案13。并且，与第I实施方式同样地进行阳极电极4的形成以后的处理(图4H 图4K)。由此，得到图12中示出的结构。(第8实施方式)接下来，对第8实施方式进行说明。在第8实施方式中，GaN系SBD和高电子迁移率晶体管(HEMT:high electron mobility transistor)设置在同一基板上。图14是表不第8实施方式涉及的半导体装置的结构的截面图。第8实施方式中，如图14所示，隔着元件分离区域71c设有SBD区域71a和HEMT区域71b。在SBD区域71a、HEMT区域71b以及元件分离区域71c的任一个中，均在蓝宝石基板51上形成有AlN成核层51a，在AlN成核层51a上形成有GaN层52，在GaN层52上形成有η型AlGaN层57。没有进行杂质向GaN层52的有意的导入。AlN成核层51a上的GaN层52的表面为Ga面。在元件分离区域71c，在η型AlGaN层57和GaN层52的表层部形成有元件分离部58。因此，在SBD区域71a和HEMT区域71b中，虽在GaN层52的与η型AlGaN层57的界面附近诱发二维电子气体(2DEG)，但在元件分离区域71c不存在2DEG。元件分离部58通过例如硼离子等的掺杂或台面形成等形成。在SBD区域71a中，在η型AlGaN层57上形成有环状的InGaN层53作为护环。并且，在InGaN层53的内侧形成有与η型AlGaN层57形成肖特基接合的阳极电极(肖特基电极)54。阳极电极54比InGaN层53厚，阳极电极54的外周部与InGaN层53的上表面接触。另外，在与InGaN层53分离的位置形成有与η型AlGaN层57形成欧姆接合的阴极电极(欧姆电极)55。此外，在阳极电极54与阴极电极55之间形成有覆盖η型AlGaN层57和InGaN层53的钝化膜56。钝化膜56也从上方覆盖阳极电极54的一部分和阴极电极55的一部分。应予说明，InGaN层53的下方不存在2DEG。在HEMT区域71b中，在η型AlGaN层57上形成有栅电极59g。此外，以俯视中将栅电极59g夹在中间的方式在η型AlGaN层57上也形成源电极59s和漏电极59d。并且，钝化膜56在栅电极59g与源电极59s之间和栅电极59g与漏电极59d之间覆盖η型AlGaN层57。钝化膜56也从上方覆盖栅电极59g的一部分、源电极59s的一部分以及漏电极59d的一部分。η型AlGaN层57作为电子供给层发挥功能，GaN层52作为电子渡越层发挥功倉泛。根据这样的第8实施方式，能够实现GaN系SBD和HEMT的集成化。接下来，对制造第8实施方式涉及的半导体装置的方法进行说明。图15Α 图15Ε是按工序顺序表示制造第8实施方式涉及的半导体装置的方法的截面图。首先，如图15Α所示，在蓝宝石基板51上利用例如MOVPE法形成AlN成核层51a、GaN层52、n型AlGaN层57以及InGaN层53。由于在GaN层52形成前在蓝宝石基板51上形成AlN成核层51a，所以GaN层52的生长方向的表面为Ga面。另外，例如GaN层52的厚度为2 μ m左右。例如η型AlGaN层57的厚度为20nm，掺杂I X IO18CnT3左右的Si作为η型杂质。例如InGaN层53的厚度为20nm左右，In组成为5% 7%左右。接着，在InGaN层53上形成抗蚀图案61，该抗蚀图案61覆盖SBD区域71a和HEMT区域71b且将元件分离区域71c开口。抗蚀图案61利用光刻法形成。其后，在InGaN层53、n型AlGaN层57以及GaN层52的表层部进行硼离子的注入，形成元件分离部58。可以利用台面形成等来形成元件分离部58。接下来，如图15B所示，除去抗蚀图案61，形成覆盖使InGaN层53作为环状的护环而残留的部分的抗蚀图案62。抗蚀图案62利用光刻法形成。接着，如图15C所示，使用抗蚀图案62作为蚀刻掩模对InGaN层53进行蚀刻。其结果，在HEMT区域71b和元件分离区域71c中，InGaN层53消失。应予说明，作为InGaN层53的蚀刻，例如进行使用氯系气体的干式蚀刻。InGaN层53的蚀刻速率例如为10nm/min。其后，如图1 所示，除去抗蚀图案62，在η型AlGaN层57上例如利用剥离法形成阴极电极55、源电极59s以及漏电极59d。作为阴极电极55、源电极59s以及漏电极59d，例如形成厚度为30nm左右的Ti膜与位于其上的厚度为300nm左右的Al膜的层叠体。Ti膜和Al膜的成膜例如利用蒸镀法进行。接下来，在600°C左右进行RTA。接着，如图15E所示，例如利用剥离法形成阳极电极54和栅电极59g。其结果，InGaN层53的下方的2DEG消失。作为阳极电极54和栅电极59g，例如形成厚度为IOOnm左右的Ni膜与位于其上的厚度为300nm左右的Au膜的层叠体。Ni膜和Au膜的成膜例如利用蒸镀法进行。其后，与第I实施方式中的钝化膜6的形成同样地形成钝化膜56。由此，得到图14中示出的结构。(第9实施方式)接下来，对第9实施方式进行说明。图16A是表示第9实施方式涉及的半导体装置(肖特基势垒二极管)的结构的俯视图，图16B是沿图16A中的I1-1I线的截面图。在第9实施方式中，如图16A和图16B所示，在蓝宝石基板101上形成有η型GaN层102。η型GaN层102的表面为N面(以密勒指数表示为(000-1)面)。在η型GaN层102上形成有环状的AlGaN层103作为护环。然后，在AlGaN层103的内侧形成有与η型GaN层2形成肖特基接合的阳极电极(肖特基电极)104。阳极电极104比AlGaN层103厚，阳极电极104的外周部与AlGaN层103的上表面接触。另外，在与AlGaN层103分离的位置形成有与η型GaN层102形成欧姆接合的阴极电极(欧姆电极)105。此外，在阳极电极104与阴极电极105之间形成有覆盖η型GaN层102和AlGaN层103的钝化膜106。钝化膜106也从上方覆盖阳极电极104的一部分和阴极电极105的一部分。应予说明，在图16Α中省略钝化膜106。在此，对AlGaN层103的作用进行说明。图17是表示关于能带电位的变化的模拟结果的图。图17中表示仅是表面为Ga面的η型GaN层的结构体(实线)、表面为N面的η型GaN层和在其上形成的AlGaN层的结构体(单点划线)、以及表面为Ga面的η型GaN层和在其上形成的P型GaN层的结构体(双点划线)的各能带电位。应予说明，η型GaN层的活化的η型杂质的浓度为5X1017cnT3。AlGaN层的Al组成为30%，厚度为20nm。ρ型GaN层的活化的P型杂质的浓度为5Χ 1017cm_3，厚度为200nm。图17的横轴表示距离η型GaN层的表面的深度，负值表示从η型GaN层与AlGaN层或ρ型GaN层的界面(深度:Onm)到AlGaN层或P型GaN层中的位置的距离。如图17所示，对于η型GaN层和ρ型GaN层的结构体(双点划线)，η型GaN层与ρ型GaN层的界面的能带电位高于仅为η型GaN层的结构体(实线)的能带电位。对于现有的设有P型GaN层的结构，因这样的作用而反向耐压提高。同样，对于η型GaN层和AlGaN层的结构体(单点划线)，η型GaN层与AlGaN层的界面的能带电位高于仅为η型GaN层的结构体(实线)的能带电位。这是由于在C轴方向生长于N面上的AlGaN层与η型GaN层的界面，通过由自发极化和压电极化产生的负的固定电荷而能带电位上升。因此，与η型GaN层和ρ型GaN层的结构体同样，反向耐压提高。另夕卜，如果与第I实施方式比较，则由于AlGaN的带隙大于InGaN的带隙，所以不易发生碰撞离子化。图18是表示关于电流-电压特性的变化的模拟结果的图。图18中除了图3中示出的结果以外,还表示表面为N面的η型GaN层和在其上形成的AlGaN层的结构体(虚线)的电流-电压特性。应予说明，对于η型GaN层和AlGaN层的结构体(虚线)，使Al组成为25%，使AlGaN层的厚度为20nm，使在AlGaN层的与η型GaN层的界面附近存在-1.39 X IO1W的负的固定电荷。如图18所示，η型GaN层和AlGaN层的结构体(虚线)的反向耐压的绝对值为70V以上，预测至少高于η型GaN层和ρ型GaN层的结构体(双点划线)的反向耐压且高于η型GaN层和InGaN层的结构体(单点划线)的反向耐压。由这些模拟结果可知，根据第9实施方式，可得到比不存在AlGaN层103的GaN系SBD和将ρ型GaN层用作护环的GaN系SBD高的反向耐压。接下来，对制造第9实施方式涉及的半导体装置的方法进行说明。图19Α 图19Κ是按工序顺序表示制造第9实施方式涉及的半导体装置的方法的截面图。首先，如图19Α所示，在蓝宝石基板101上利用例如等离子体辅助分子束外延(PAMBE:plasma assist molecular beam epitaxy)法形成 n 型 GaN层 102 和 AlGaN层 103。由于在蓝宝石基板101上直接形成η型GaN层102，所以η型GaN层102的生长方向的表面为N面。另外，例如η型GaN层102的厚度为I μ m左右，掺杂I X IO17CnT3左右的Si作为η型杂质。例如AlGaN层103的厚度为20nm左右，Al组成为25% 30%左右。例如它们的生长温度为720°C左右。接着，如图19B所示，在AlGaN层103上形成将形成阴极电极105的预定的区域开口的抗蚀图案111。抗蚀图案111利用光刻法形成。其后，如图19C所示，使用抗蚀图案111作为蚀刻掩模对AlGaN层103进行蚀刻，在形成阴极电极105的预定的区域中使η型GaN层102的表面露出。作为AlGaN层103的蚀刻，例如进行使用氯系气体的干式蚀刻。AlGaN层103的蚀刻速率例如为10nm/min。对于该蚀刻，优选进行过度蚀刻。因为如果AlGaN层103残留于形成阴极电极105的预定的区域，则有时因势垒而产生欧姆接合不良。接下来，如图19D所示，除去抗蚀图案111，在η型GaN层102上利用例如剥离法与第I实施方式中的阴极电极5同样地形成阴极电极105。接着，在600°C左右进行RTA。其后,如图19E所示,形成覆盖阴极电极105且覆盖使AlGaN层103作为环状的护环而残留的部分的抗蚀图案112。抗蚀图案112利用光刻法形成。接下来，如图19F所示，使用抗蚀图案112作为蚀刻掩模对AlGaN层103进行蚀亥IJ，在设置肖特基接合面的区域和将阳极电极104与阴极电极105绝缘分离的区域中，使η型GaN层102的表面露出。作为AlGaN层103的蚀刻，例如进行使用氯系气体的干式蚀刻。AlGaN层103的蚀刻速率例如为10nm/min。该蚀刻也优选进行过度蚀刻。因为如果AlGaN层103残留于设置肖特基接合面的区域，则有时因势垒而正向电压变高。接着，如图19G所示，除去抗蚀图案112，形成将形成阳极电极104的预定的区域开口的抗蚀图案113。抗蚀图案113利用光刻法形成。此时，抗蚀图案113的开口部与AlGaN层103的一部分交叠。其后，如图19H所示，使用抗蚀图案113作为成膜掩模，利用剥离法与第I实施方式中的阳极电极4同样地形成阳极电极104。接下来，如图191所示，与第I实施方式中的钝化膜6同样地形成覆盖η型GaN层102、AlGaN层103、阳极电极104以及阴极电极105的钝化膜106。接着，如图19J所示，在钝化膜106上形成将形成阳极电极104的接触部的预定的区域和形成阴极电极105的接触部的预定的区域开口的抗蚀图案114。抗蚀图案114利用光刻法形成。其后，如图19Κ所示，与第I实施方式中的钝化膜6同样地对钝化膜106进行蚀刻，使阳极电极104的一部分和阴极电极105的一部分作为接触部露出。然后，除去抗蚀图案114。由此，能够制造第9实施方式涉及的半导体装置。由此，第9实施方式也无需形成含有大量的Mg的ρ型GaN层。因此，能够避免结晶性的降低和伴随着干式蚀刻的肖特基面的粗糙，并且能够提高反向耐压。应予说明，可以使用表面为N面的GaN基板或表面为C (碳)面的SiC基板代替蓝宝石基板I。换言之，只要考虑第I实施方式中说明的生长面，能够使表面为N面的GaN层生长就可以使用各种基板。例如也可以使用AlN基板和Si基板等。另外，也能够如下地制作，即，使表面为Ga面的半导体层在基板上生长后，从基板剥离该半导体层，使半导体层的表面和背面反转。另外，虽无需向AlGaN层103掺杂杂质，但优选以不对结晶性带来不良影响的程度的量来掺杂P型杂质。因为能够进一步提高在与η型GaN层102的界面的能带电位。作为P型杂质，例如可以使用Mg，不对结晶性带来不良影响的程度的掺杂量例如为IO18CnT3级。如果Mg的活化率为1%左右，则IO16CnT3级的Mg活化。(第10实施方式)接下来，对第10实施方式进行说明。图20是表示第10实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第10实施方式中，如图20所示，在蓝宝石基板101上形成有以高于η型GaN层102的浓度掺杂了 η型杂质的n+ GaN层107。并且，仅在AlGaN层103和阳极电极104的正下方、在AlGaN层103和阳极电极104与n+ GaN层107之间形成有η型GaN层102，阴极电极105不与η型GaN层102而与n+ GaN层107形成欧姆接合。其它构成与第9实施方式相同。
即使在这样的台面结构的肖特基势垒二极管中也可得到与第9实施方式同样的效果。另外，由于阴极电极105与η型杂质的浓度高的η + GaN层107连接，所以能够更进一步降低欧姆电阻。(第11实施方式)接下来，对第11实施方式进行说明。图21是表示第11实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第11实施方式中，形成InAlN层108代替AlGaN层103。其它构成与第9实施方式相同。根据第11实施方式也能够得到与第9实施方式同样的效果。另外，与AlGaN比较，InAlN具备自发极化强、带隙大的特性，所以能够得到比第9实施方式高的反向耐压。应予说明，使用InAlGaN层代替InAlN层108也能够得到与第11实施方式同样的效果。(第12实施方式)接下来，对第12实施方式进行说明。图22是表示第12实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第12实施方式中，使用导电性的η型GaN基板IOlb代替蓝宝石基板101。并且，如图22所示，不是在η型GaN层102上形成阴极电极105而是在η型GaN基板IOlb的背面上形成阴极电极121。另外，η型GaN层102被台面蚀刻。其它构成与第9实施方式相同。在这样的纵型结构的肖特基势垒二极管中也可得到与第9实施方式同样的效果。另外，能够节省面积。此外，由于阴极电极121能够不考虑阳极电极104等的位置地形成，所以也能够简化制造工艺。(第13实施方式)接下来，对第13实施方式进行说明。在第9 第12实施方式中，由于AlGaN层103的正下方的耗尽层的扩展，所以与没有AlGaN层103的情况比较，薄层电阻变高，通态电阻仅增加该部分的量。在第13实施方式中，通过使用2DEG来实现高反向耐压和低通态电阻。图23是表示第13实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第13实施方式中，如图23所示，在蓝宝石基板101与η型GaN层102之间形成有AlGaN层109。另外，η型GaN层102被台面蚀刻。其它构成与第9实施方式相同。在这样的第13实施方式中，如图23所示，在阴极电极105的下方，在η型GaN层102的与AlGaN层109的界面附近存在高浓度的2DEG。因此，与第9 第12实施方式比较，能够显著降低薄层电阻。因此，能够使η型GaN层102的载流子浓度低于第9 第12实施方式的载流子浓度而更进一步提高反向耐压。接下来，对制造第13实施方式涉及的半导体装置的方法进行说明。图24Α 图24C是按工序顺序表示制造第13实施方式涉及的半导体装置的方法的截面图。首先，如图24Α所示，在蓝宝石基板101上利用例如PAMBE法形成AlGaN层109、η型GaN层102以及AlGaN层103。例如AlGaN层109的厚度为0.5μπι左右，Al组成为10%左右。例如η型GaN层102的厚度为I μ m左右，掺杂I X IO17CnT3左右的Si作为η型杂质。另外，例如AlGaN层103的厚度为20nm左右，Al组成为25% 30%左右。它们的生长温度为720°C左右。其结果，通过伴随着极化产生的固定电荷，在η型GaN层102的与AlGaN层109的界面附近诱发2DEG，在η型GaN层102的与AlGaN层103的界面附近诱发二维空穴气体(2DHG)。接着，如图24Β所示，在AlGaN层103上形成抗蚀图案115，该抗蚀图案115覆盖形成η型GaN层102的台面部的预定的区域。抗蚀图案115利用光刻法形成。其后，使用抗蚀图案115作为蚀刻掩模对AlGaN层103和η型GaN层102进行蚀刻。此时，使η型GaN层102以0.3 μ m左右的厚度残留。接下来，除去抗蚀图案115，与第9实施方式同样地利用剥离法形成阴极电极105。接着，如图24C所示，形成将η型GaN层102的肖特基接合面开口的抗蚀图案116。抗蚀图案116利用光刻法形成。其后，使用抗蚀图案116作为蚀刻掩模对AlGaN层103进行蚀刻，在设置肖特基接合面的区域中，使η型GaN层102的表面露出。接下来，除去抗蚀图案116，与第9实施方式同样地进行阳极电极104的形成以后的处理(图19Η 图19Κ)。由此，得到图23中示出的结构。(第14实施方式)接下来，对第14实施方式进行说明。在第14实施方式中，通过使用2DEG，从而实现高反向耐压和低通态电阻。图25是表示第14实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第14实施方式中，如图25所示，在AlGaN层103上与阳极电极104分离地形成有η型GaN层110。并且，钝化膜106也覆盖η型GaN层110。其它构成与第9实施方式相同。在这样的第14实施方式中，如图25所示，在η型GaN层110的与AlGaN层103的界面附近存在高浓度的2DEG。因此，与第9 第12实施方式比较，能够显著降低薄层电阻。因此，能够使η型GaN层102的载流子浓度低于第9 第12实施方式的载流子浓度而更进一步提高反向耐压。接下来，对制造第14实施方式涉及的半导体装置的方法进行说明。图26Α 图26C是按工序顺序表示制造第14实施方式涉及的半导体装置的方法的截面图。首先，如图26Α所示，在蓝宝石基板101上利用例如PAMBE法形成η型GaN层102、AlGaN层103以及η型GaN层110。例如η型GaN层102的厚度为I μ m左右，掺杂I X IO17CnT3左右的Si作为η型杂质。例如AlGaN层103的厚度为20nm左右，Al组成为25% 30%左右。η型GaN层110的厚度为0.1 μ m左右，掺杂IX IO17CnT3左右的Si作为η型杂质。它们的生长温度为720°C左右。其结果，通过伴随着极化产生的固定电荷，在η型GaN层102的与AlGaN层103的界面附近诱发2DHG，在η型GaN层110的与AlGaN层103的界面附近诱发2DEG。接着，如图26Β所示，与第9实施方式同样地在形成阴极电极105的预定的区域中使η型GaN层102的表面露出，在此形成阴极电极105。其后，使用抗蚀图案作为蚀刻掩模来进行η型GaN层110的蚀刻，如图26C所示，在η型GaN层110形成使AlGaN层103的中央部露出的开口部。接下来，除去抗蚀图案，使用新的抗蚀图案作为蚀刻掩模来进行AlGaN层103的蚀刻，如图26C所示，在AlGaN层103形成使η型GaN层102的肖特基接合面露出的开口部。接着，与第9实施方式同样地进行阳极电极104的形成以后的处理(图19G 图19K)。由此，得到图25中示出的结构。(第15实施方式)接下来，对第15实施方式进行说明。图27是表示第15实施方式涉及的半导体装置(肖特基势垒二极管)的结构的截面图。在第15实施方式中，如图27所示，在AlGaN层103与阴极电极105之间形成有I个或2个以上的环状的AlGaN层103a。AlGaN层103a具备与AlGaN层103同样的厚度和Al组成。钝化膜106也覆盖AlGaN层103a。其它构成与第9实施方式相同。根据这样的第15实施方式也能够得到与第9实施方式同样的效果。另外，由于形成I个或2个以上的环状的AlGaN层103a，换言之，由于采用多重护环结构，所以能够得到更高的反向耐压。接下来，对制造第15实施方式涉及的半导体装置的方法进行说明。图28A 图28C是按工序顺序表示制造第15实施方式涉及的半导体装置的方法的截面图。首先，与第9实施方式同样地进行直至阴极电极105的形成为止的处理(图19A 图19D)。接着，如图28A所示，形成覆盖阴极电极105且覆盖使AlGaN层103的作为环状的多重护环而残留的部分的抗蚀图案112a。抗蚀图案112a利用光刻法形成。接着，如图28B所示，使用抗蚀图案112a作为蚀刻掩模对AlGaN层103进行蚀刻，在设置肖特基接合面的区域和将阳极电极104与阴极电极105绝缘分离的区域中，使η型GaN层102的表面露出。此时，在将阳极电极104与阴极电极105绝缘分离的区域，使η型GaN层102的表面呈多个环状地露出。其后，如图28C所示，除去抗蚀图案112a，与第9实施方式同样地形成将形成阳极电极104的预定的区域开口的抗蚀图案113。并且，与第9实施方式同样地进行阳极电极104的形成以后的处理(图19H 图19K)。由此，得到图27中示出的结构。(第16实施方式)接下来，对第16实施方式进行说明。在第16实施方式中，GaN系SBD和HEMT被设置在同一基板上。图29是表示第16实施方式涉及的半导体装置的结构的截面图。第16实施方式中，如图29所示，隔着元件分离区域171c设有SBD区域171a和HEMT区域171b。在SBD区域171a中，在蓝宝石基板151上形成有GaN层157，在GaN层157上形成有η型AlGaN层158。在HEMT区域171b和元件分离区域171c中，在蓝宝石基板151上形成有AlN成核层151a，在AlN成核层151a上形成有GaN层157，在GaN层157上形成有η型AlGaN层158。应予说明，可以不在元件分离区域171c形成AlN成核层151a。没有进行杂质向GaN层15的有意的导入。在SBD区域171a中，蓝宝石基板151上的GaN层157的表面为N面。另一方面，在HEMT区域171b，AlN成核层151a上的GaN层157的表面为Ga面。在元件分离区域171c，在η型AlGaN层158和GaN层157的表层部形成有元件分离部159。因此，在SBD区域171a，在GaN层157的与η型AlGaN层158的界面附近诱发2DHG，在HEMT区域171b中，在GaN层157的与η型AlGaN层158的界面附近诱发2DEG，但在元件分离区域171c不存在2DHG和2DEG。元件分离部159利用例如硼离子等的掺杂或台面形成等形成。在SBD区域171a，在η型AlGaN层158上形成有η型GaN层152。在η型GaN层152的与η型AlGaN层158的界面附近诱发2DEG。另外，在η型AlGaN层152上形成有环状的AlGaN层153作为护环。在η型GaN层152的与η型AlGaN层153的界面附近诱发2DHG。并且，在AlGaN层153的内侧形成有与η型GaN层152形成肖特基接合的阳极电极(肖特基电极)154。阳极电极154比AlGaN层153厚，阳极电极154的外周部与AlGaN层153的上表面接触。另外，在与AlGaN层153分离的位置形成有与η型GaN层152形成欧姆接合的阴极电极(欧姆电极)155。此外，在阳极电极154与阴极电极155之间形成有覆盖η型GaN层152和AlGaN层153的钝化膜156。钝化膜156也从上方覆盖阳极电极154的一部分和阴极电极155的一部分。在HEMT区域171b，在η型AlGaN层158上形成有栅电极160g。此外，以俯视中将栅电极160g夹在中间的方式在η型AlGaN层158上也形成源电极160s和漏电极160d。然后，钝化膜156在栅电极160g与源电极160s之间和栅电极160g与漏电极160d之间覆盖η型AlGaN层158。钝化膜156也从上方覆盖栅电极160g的一部分、源电极160s的一部分以及漏电极160d的一部分。η型AlGaN层158作为电子供给层发挥功能，GaN层157作为电子渡越层发挥功能。根据这样的第16实施方式，能够实现GaN系SBD和HEMT的集成化。接下来，对制造第16实施方式涉及的半导体装置的方法进行说明。图30Α 图30F是按工序顺序表示制造第16实施方式涉及的半导体装置的方法的截面图。首先，如图30Α所示，在蓝宝石基板151上利用例如PAMBE法形成AlN成核层151a。例如AlN成核层151a的厚度为25nm左右，生长温度为720°C左右。接着，通过KOH溶液湿式蚀刻、使用氯系气体的干式蚀刻、或氩离子铣等来除去AlN成核层151a的SBD区域171a内的部分。其后，在蓝宝石基板151和AlN成核层151a上利用例如PAMBE法形成GaN层157、η型AlGaN层158、η型GaN层152以及AlGaN层153。在HEMT区域171b中，由于在GaN层157的形成前在蓝宝石基板151上形成有AlN成核层151a，所以GaN层157的生长方向的表面为Ga面。因此，在HEMT区域171b中，在GaN层157的与η型AlGaN层158的界面附近诱发2DEG。另一方面，在SBD区域171a中，由于除去AlN成核层151a，所以GaN层157的生长方向的表面为N面。因此，在SBD区域171a中，在GaN层157的与η型AlGaN层158的界面附近诱发2DHG。另外，例如GaN层157的厚度为Iym左右。例如η型AlGaN层158的厚度为20nm，掺杂IX IO18CnT3左右的Si作为η型杂质，Al组成为25% 30%左右。例如η型GaN层152的厚度为I μ m左右，掺杂I X IO17CnT3左右的Si作为η型杂质。例如AlGaN层153的厚度为20nm左右，Al组成为25% 30%左右。接下来，如图30B所示，在AlGaN层153上形成抗蚀图案161，该抗蚀图案161覆盖SBD区域171a且将HEMT区域171b和元件分离区域171c开口。抗蚀图案161利用光刻法形成。接着，用抗蚀图案161作为蚀刻掩模对AlGaN层153和η型GaN层152进行干式蚀刻。其结果，在HEMT区域171b和元件分离区域171c，AlGaN层153和η型GaN层152消失。其后，如图30C所示，除去抗蚀图案161，在AlGaN层153和η型AlGaN层158上形成抗蚀图案162，该抗蚀图案162覆盖SBD区域171a和HEMT区域171b且将元件分离区域171c开口。抗蚀图案162利用光刻法形成。其后，在η型AlGaN层158和GaN层157的表层部进行硼离子的注入，形成元件分离部159。可以利用台面形成等来形成元件分离部159。接下来，如图30D所示，除去抗蚀图案162，形成覆盖使AlGaN层153作为环状的护环而残留的部分的抗蚀图案163。抗蚀图案163利用光刻法形成。接着，将抗蚀图案163用作蚀刻掩模，对AlGaN层153进行干式蚀刻。接着，如图30E所示，除去抗蚀图案163，利用例如剥离法在SBD区域171a中在η型GaN层152上形成阴极电极155，在HEMT区域171b中，在η型AlGaN层158上形成源电极160s和漏电极160d。作为阴极电极155、源电极160s以及漏电极160d，例如形成厚度为30nm左右的Ti膜与位于其上的厚度为300nm左右的Al膜的层叠体。Ti膜和Al膜的成膜例如利用蒸镀法进行。接下来，在600°C左右进行RTA。其后，如图30F所示，利用例如剥离法形成阳极电极154和栅电极160g。作为阳极电极154和栅电极160g，例如形成厚度为IOOnm左右的Ni膜与位于其上的厚度为300nm左右的Au膜的层叠体。Ni膜和Au膜的成膜例如利用蒸镀法进行。其后，与第 9实施方式中的钝化膜6的形成同样地形成钝化膜156。由此，得到图29中示出的结构。(第17实施方式)接下来，对第17实施方式进行说明。第17实施方式是具备GaN系SBD的服务器电源等的装置。图31是表示第17实施方式中使用的GaN系SBD的结构的截面图。图32是表示包含图31中示出的GaN系SBD的SBD封装的图。图33是表示包含图32中示出的SBD封装的PFC (power factor correction)电路的图。图34是表示包含图33中示出的PFC电路的服务器电源的图。如图31所示，第17实施方式中使用的GaN系SBD70具备集合了图22中示出的第12实施方式涉及的半导体装置的结构。即，在导电性的η型GaN基板71上形成有η型GaN层72，在η型GaN层72上形成有AlGaN层73和阳极电极74。另外，也形成有钝化膜76，其上形成有层间绝缘膜77。并且，在层间绝缘膜77上形成介由层间绝缘膜77的接触孔与各阳极电极74连接的配线78。另外，在η型GaN基板71的背面上形成阴极电极75。在包含GaN系SBD70的SBD封装80中，如图32所示，GaN系SBD70的阴极电极75使用软钎料等安装材料82固定于封装电极台板81。导线81a与封装电极台板81连接。另夕卜，与GaN系SBD70的阳极电极74连接的配线78通过使用Al线84的焊接而与其它导线83连接。并且，它们被模制树脂85密封。在包含SBD封装80的PFC电路90中，如图33所示，扼流圈93的一个端子和开关元件94的一个端子与连接于GaN系SBD70的阳极电极74的导线83连接，电容器95的一个端子与连接于阴极电极75的导线81a连接。电容器92与扼流圈93的另一个端子连接。并且，电容器92的另一个端子、开关元件94的另一个端子以及电容器95的另一个端子接地。另外，交流电源(AC)介由二极管电桥91与电容器92连接。另外，从电容器95的两端子间取出直流电源(DC)。并且，如图34所示，PFC电路90组装于服务器电源100等来使用。也能够构筑与这样的服务器电源100同样的、信赖度更高的电源装置。产业上的可利用性根据这些半导体装置等，利用InGaN层等提高GaN层的上表面的能带电位，能够提高反向耐压。
权利要求
1.一种半导体装置，其特征在于，具有:GaN 层， 与所述GaN层的Ga面形成肖特基接合的阳极电极，以及 位于所述阳极电极的至少一部分与所述GaN层之间的InGaN层。
2.根据权利要求1所述的半导体装置，其特征在于，所述InGaN层在俯视中位于所述阳极电极的外周端的下方。
3.根据权利要求2所述的半导体装置，其特征在于， 具有功函数高于在所述InGaN层上形成的所述阳极电极的金属层， 所述阳极电极至少覆盖所述金属层的一部分。
4.根据权利要求1所述的半导体装置，其特征在于，具有: 与所述GaN层形成欧姆接合的阴极电极，和 俯视中在所述阳极电极与所述阴极电极之间、与所述InGaN层同层地形成的第二InGaN 层。
5.根据权利要求1所述的半导体装置，其特征在于，具有: 与所述GaN层形成欧姆接合的阴极电极，和 俯视中在所述阳极电极与所 述阴极电极之间、形成在所述InGaN层上方的AlGaN层或InAlN 层。
6.根据权利要求1所述的半导体装置，其特征在于，进一步具有使用所述GaN层作为电子渡越层的晶体管。
7.根据权利要求1所述的半导体装置，其特征在于，具有: 含有浓度高于所述GaN层的η型杂质且位于所述GaN层的下方的第二 GaN层，和 与所述第二 GaN层形成欧姆接合的阴极电极。
8.根据权利要求1所述的半导体装置，其特征在于，具有设于所述GaN层的下方的阴极电极。
9.一种半导体装置，其特征在于，具有:GaN 层， 与所述GaN层的N面形成肖特基接合的阳极电极，以及 位于所述阳极电极的至少一部分与所述GaN层之间、带隙大于GaN且含有Al的氮化物半导体层。
10.根据权利要求9所述的半导体装置，其特征在于，所述氮化物半导体层为AlGaN层、InAl 层或 InAlGaN 层。
11.根据权利要求9所述的半导体装置，其特征在于，所述氮化物半导体层在俯视中位于所述阳极电极的外周端的下方。
12.根据权利要求9所述的半导体装置，其特征在于，具有: 与所述GaN层形成欧姆接合的阴极电极，和 俯视中在所述阳极电极与所述阴极电极之间、形成在所述氮化物半导体层上方的第二GaN 层。
13.根据权利要求9所述的半导体装置，其特征在于，具有: 与所述GaN层形成欧姆接合的阴极电极，和俯视中在所述阳极电极与所述阴极电极之间与所述氮化物半导体层同层地形成、带隙大于GaN且含有Al的第二氮化物半导体层。
14.根据权利要求9所述的半导体装置，其特征在于，进一步具有使用所述GaN层作为电子渡越层的晶体管。
15.根据权利要求9所述的半导体装置，其特征在于，具有: 含有浓度高于所述GaN层的η型杂质且位于所述GaN层的下方的第三GaN层，和 与所述第三GaN层形成欧姆接合的阴极电极。
16.根据权利要求9所述的半导体装置，其特征在于，具有设于所述GaN层的下方的阴极电极。
17.一种半导体装置的制造方法，其特征在于，具有: 在GaN层的Ga面上局部地形成InGaN层的工序，和 将与所述GaN层进行肖特基接合的阳极电极以所述InGaN层位于该阳极电极的至少一部分与所述GaN层之间的方式形成的工序。
18.根据权利要求17所述的半导体装置的制造方法，其特征在于，局部地形成所述InGaN层的工序具有:` 在所述GaN层上遍及整面地形成所述InGaN层的原料层的工序， 在所述原料层上局部地形成遮光掩模的工序，以及 用所述遮光掩模对所述原料层进行光电化学蚀刻而得到所述InGaN层的工序。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，使用功函数高于所述阳极电极的金属层作为所述遮光掩模。
20.一种半导体装置的制造方法，其特征在于，具有: 在GaN层的N面局部地形成带隙大于GaN且含有Al的氮化物半导体层的工序，和 将与所述氮化物半导体层进行肖特基接合的阳极电极以所述氮化物半导体层位于该阳极电极的至少一部分与所述GaN层之间的方式形成的工序。
全文摘要
本发明的半导体装置设有GaN层(2)、与GaN层(2)的Ga面形成肖特基接合的阳极电极(4)以及位于阳极电极(4)的至少一部分与GaN层(2)之间的InGaN层(3)。
文档编号H01L27/06GK103168362SQ201080069639
公开日2013年6月19日 申请日期2010年10月20日 优先权日2010年10月20日
发明者冈本直哉, 美浓浦优一 申请人:富士通株式会社