专利名称：功率半导体封装结构及其制造方法
技术领域：
本发明系关于ー种封装结构及其制造方法，特别关于ー种功率半导体的封装结构及其制造方法。
背景技术：
高效率与高密度一直是业界对电源转换器的要求。高效率意谓着能够降低功率的耗损，以利于节能，而高密度则代表着能够减少产品的体积，以达成轻、薄、短、小的设计理
Jti ο请分别參考图IA以及图IB所示，其是电源转换器经常使用到的全桥电路IA以及降压电路1B。其中全桥电路IA包括四个场效晶体管11，并透过将场效晶体管11分成两组， 透过交替导通以及截止场效晶体管11进行整流。另外，降压电路IB具有两个场效晶体管 11，并透过场效晶体管11的切換进行电压的转换。因此，功率半导体组件是决定电源转换器效率的重要因素之一。公知的全桥电路IA以及降压电路IB在实现上，是分别采用四个以及两个分立式的场效晶体管11，并透过电路板上的布线或是通过金属导线进行电性连接。然而，此种方式不仅产生空间利用率不佳的问题之外，寄生效应的影响也十分显著。为了改善上述的缺失，有业者提出一种功率半导体封装结构2A，请參考图2A所示，功率半导体封装结构2A具有一导线架21、多个芯片22、多个导线ぬ以及一封装体24。 芯片22以并列的方式设置在导线架21的焊垫上，且各芯片22分別透过导线23与另ー芯片22及相对应的导线架21的引脚电性连接。封装体M包覆芯片22、导线23及部分的导线架21。但是，使用基于平面集成并使用焊线エ艺的解决方案仍然具有许多缺点。目前主流的垂直结构场效晶体管的源极的电极引出エ艺为蒸铝，铝垫的厚度在数十微米以内，通常在5um左右(为了表面可钎焊，可能需要进ー步的金属化处理)，由于这ー层的厚度非常薄，其横向扩展的电阻也就相对较大，以Icm乘Icm见方芯片而言，从ー侧传导到另ー侧的电阻高达5. 3毫欧。由于焊线エ艺本身的限制，例如，导线其和源极的接触面积不可能覆盖芯片源极的大部分面积(例如超过70%)。加之芯片的横向扩展电阻较大，因此，芯片内部的源极和漏极之间的电流分布并不会如理想状态下呈现均勻分布，而是会有电流局部集中现象。另外，导线的电阻通常较大，大电流寄生效应明显，且平面集成エ艺的集成度依然有进ー步提升的空间。因此，需要更加优化的解决方案。为了减少封装结构的体积，有业者提出一种堆栈式的封装结构，如图2B所示，功率半导体封装结构2B具有一导线架21、多个芯片22、多个导线ぬ以及一封装体M。其中， 芯片22是以堆栈的方式依序设置在导线架21上，且各芯片22之间透过一间隔件25而具有ー预定高度，以使导线23电性连接芯片22的连接垫与导线架21的连接垫。封装体M 包覆芯片22、导线23及部分的导线架21。虽然，在多个芯片22需要进行封装吋，功率半导体封装结构2B确实较功率半导体封装结构2A具有较小的体积，但此种垂直的堆栈方式并不利于芯片22之间及芯片22与导
5线架21上的连接垫进行电性连接，多个芯片22电极之间的间隙，出于保证绝缘，以及避免由于裹进气泡而导致封装体可靠性降低的考量，需要被封装体M完全填充。而当上方芯片完全覆盖于这个间隙之上吋，供封装体M流动的胶道会比较狭窄，可能会引起流动/填充困难而形成孔洞或气泡，从而降低封装结构的可靠性，因此，此处的模流设计就非常困难， 往往需要特殊的辅助エ艺，如先点底胶(Underfill)，或者使用真空排气等方式，这同样会增加工艺的复杂度。另外，无论是功率半导体封装结构2A或是功率半导体封装结构2B，都是通过导线23连接芯片22与导线架21，但由于导线23的阻抗较大，且导线23与芯片22 及导线架21的接触面积小，而将产生明显的寄生效应及造成电流不均的现象，从而出现器件承受的电压纹波较大或器件开关速度受影响而导致开通关断损耗加剧等现象，因此影响功率半导体封装结构2A、2B的特性及效率。因此，如何提供一种功率半导体封装结构，使其能够增加可靠性，并同时降低寄生效应的影响，提升效率，已成为重要课题。
发明内容
有鉴于上述课题，本发明的目的是提供一种能够増加可靠性，并同时降低寄生效应的影响，提升效率的功率半导体封装结构及其制造方法。本发明可采用以下技术方案来实现的。依据本发明的一种功率半导体封装结构，包括ー承载件、一第一功率芯片、一第二功率芯片、一第一导电片、一第二导电片以及ー第三导电片。第一功率芯片具有一第一表面以及ー相対的第二表面，一第一控制电极以及一第一主功率电极设置于第一表面，一第二主功率电极设置于第二表面，且第二表面设置在承载件上，并通过第二主功率电极与承载件电性连接。第二功率芯片具有一第三表面以及ー相対的第四表面，一第三主功率电极设置于第三表面，一第四主功率电极设置于第四表面，且第四表面设置在第一功率芯片上。第一导电片电性连接第一主功率电极以及第四主功率电极。第二导电片电性连接第三主功率电极。第三导电片电性连接第一控制电扱。第二功率芯片沿垂直承载件的方向的投影暴露出至少部分第一控制电扱。在本发明的一实施例中，第二功率芯片沿垂直承载件的方向的投影暴露出全部的第一控制电扱。在本发明的一实施例中，第二功率芯片还包括一第二控制电极设置于第三表面， 一第四导电片电性连接第二控制电极。其中第一导电片、第二导电片、第三导电片及第四导电片是金属片。在本发明的一实施例中，第一导电片、第二导电片、第三导电片及第四导电片中至少ー个具有一凹槽。在本发明的一实施例中，第一导电片、第二导电片、第三导电片及第四导电片中至少ー个具有一多个弯折部。在本发明的一实施例中，功率半导体封装结构还包括一封装体，其中封装体包覆第一功率芯片、第二功率芯片、部分承载件、部分第一导电片、部分第二导电片、部分第三导电片、部分第四导电片，且第一导电片、第二导电片、第三导电片以及第四导电片中至少ー 个未电性连接至承载件并凸出至封装体之外。
在本发明的一实施例中，第三导电片呈阶梯状，其连接第一控制电极的端部厚度小于其他部分的厚度。在本发明的一实施例中，功率半导体封装结构还包括一第三功率芯片、一第四功率芯片以及一第五导电片。第三功率芯片具有一第五表面以及ー相対的第六表面，一第三控制电极以及一第五主功率电极设置于第五表面，一第六主功率电极设置于第六表面，且第六表面设置在承载件上，并通过第六主功率电极与承载件电性连接。第四功率芯片具有一第七表面以及ー相対的第八表面，一第四控制电极以及一第七主功率电极设置于第七表面，第八主功率电极设置于第八表面，且第八表面设置在第三功率芯片上。第五导电片电性连接第五主功率电极以及第八主功率电极。第二导电片电性连接第三主功率电极以及第七主功率电极。在本发明的一实施例中，功率半导体封装结构还包括ー支撑件，设置在承载件与第二功率芯片之间用以支撑第二功率芯片。其中支撑件为一弾性元件、一电容或一二极管。依据本发明的一种功率半导体封装结构，包括ー承载件、一第一功率芯片、一第二功率芯片、一第一导电片以及ー第二导电片。第一功率芯片具有一第一表面以及ー相対的第二表面，一第一控制电极以及一第一主功率电极设置于第一表面，一第二主功率电极设置于第二表面，且第二表面设置在承载件上，并通过第二主功率电极与承载件电性连接。第 ニ功率芯片具有一第三表面以及ー相対的第四表面，一第三主功率电极设置于第三表面， 一第四主功率电极设置于第四表面，且第四表面设置在第一功率芯片上。第一导电片电性连接第一主功率电极以及第四主功率电极。第二导电片电性连接第三主功率电极。第二功率芯片的尺寸不小于第一功率芯片，且第二功率芯片沿垂直承载件的方向的投影暴露出至少部分第一控制电扱。在本发明的一实施例中，第二功率芯片沿垂直承载件的方向的投影暴露出全部的第一控制电扱。在本发明的一实施例中，第二功率芯片还包括一第二控制电极设置于第三表面， 一第一电性连接件电性连接第一控制电扱，一第二电性连接件电性连接第二控制电扱。其中第一导电片以及第ニ导电片是金属片，第一电性连接件以及第ニ电性连接件是焊线。在本发明的一实施例中，第一导电片以及第ニ导电片中至少ー个具有一凹槽。在本发明的一实施例中，功率半导体封装结构还包括一第三功率芯片、一第四功率芯片以及一第三导电片。第三功率芯片具有一第五表面以及ー相対的第六表面，一第三控制电极以及一第五主功率电极设置于第五表面，一第六主功率电极设置于第六表面，且第六表面设置在承载件上，并通过第六主功率电极与承载件电性连接。第四功率芯片具有一第七表面以及ー相対的第八表面，一第四控制电极以及一第七主功率电极设置于第七表面，一第八主功率电极设置于第八表面，且第八表面设置在第三功率芯片上。第三导电片电性连接第五主功率电极以及第八主功率电极。第二导电片电性连接第三主功率电极以及第七主功率电极。在本发明的一实施例中，功率半导体封装结构还包括ー支撑件，设置在承载件与第二功率芯片之间用以支撑第二功率芯片。其中支撑件为一弾性元件、一电容或一二极管。依据本发明的一种功率半导体封装结构的制造方法，包括设置ー第一功率芯片在一承载件上，第一功率芯片具有一第一控制电极；设置一第一导电片在第一功率芯片上；设置一第二功率芯片于第一导电片上，且第二功率芯片沿垂直承载件的方向的投影暴露出至少部分第一控制电极；设置一第二导电片在第二功率芯片上；设置一第三导电片，与第一功率芯片的第一控制电极电性连接；设置一第四导电片，与第二功率芯片电性连接；以及设置一封装体，包覆第一功率芯片及第二功率芯片。在本发明的一实施例中，承载件包括矩阵排列的多数个承载单元，多个第一功率芯片分别设置于多个承载单元上。在本发明的一实施例中，第一导电片与第三导电片以及第二导电片与第四导电片均为一体成型，并组成多个与承载单元对应的呈矩阵排列的第一电性连接单元及第二电性连接单元。在本发明的一实施例中，封装体包覆的承载单元、第一电性连接单元及第二电性连接单元。在本发明的一实施例中，承载单元、第一电性连接单元及第二电性连接单元分别包含多数个切割道对应于多个矩阵排列的承载单元、第一电性连接单元及第二电性连接单元的各单元之间，其中制造方法还包括从切割道将功率半导体封装结构分离。承上所述，因依据本发明的一种功率半导体封装结构及其制造方法是通过设置于下方的第一功率芯片之第一控制电极的至少部分未与堆栈于上方之第二功率芯片沿垂直承载件之方向之投影形成重迭，使得第一控制电极与第二功率芯片底部之间将不需要添加额外的保护材料进行绝缘，再者通过导电片电性连接第一功率芯片及第二功率芯片的电极，可避免利用打线的方式造成的寄生效应。从而实现能够增加可靠性，并同时降低寄生效应的影响，提升效率。
图IA是一种公知的全桥电路的示意图；图IB是一种公知的降压电路的示意图；图2A是一种公知的功率半导体封装结构的示意图；图2B是一种公知的功率半导体封装结构的侧视图；图3是依据本发明较佳实施例的一种功率半导体封装结构的示意图；图4A是依据本发明较佳实施例的一种功率半导体封装结构的侧视图；图4B是依据本发明较佳实施例的另一种功率半导体封装结构的侧视图；图4C是依据本发明较佳实施例的一种功率半导体封装结构的侧视图；图5A至图10是依据本发明较佳实施例的一种功率半导体封装结构的变化态样的示意图；以及图11是依据本发明较佳实施例的功率半导体封装结构的制造方法流程图；以及图12A至图12B是依据本发明较佳实施例的一种功率半导体封装结构的示意图。主要元件符号说明IA 全桥电路IB 降压电路106:第一电性连接件107:第二电性连接件
11 场效晶体管2A、2B、3、4A、4B、4C、5A、5B、7、8A、8B、9、10、12B 功率半导体封装结构21 导线架22:芯片23 导线24、48 封装体25:间隔件31,41 承载件32、42A、42B、42C 第一功率芯片321,421 第一控制电极33、43、53 第一导电片;34、44A、44B、44C 第二功率芯片35、45、55 第二导电片422:第一主功率电极423 第二主功率电极424:第三控制电极425 第五主功率电极426 第六主功率电极42D 第三功率芯片44D:第四功率芯片441 第二控制电极442 第三主功率电极443:第四主功率电极444:第四控制电极445 第七主功率电极446 第八主功率电极36、46、56、66、86 第三导电片47、57、67 第四导电片49:第五导电片71 支撑件C 弯折部Fl 第一表面F2 第二表面F3:第三表面F4:第四表面F5 第五表面F6 第六表面F7 第七表面F8 第八表面
S:凹槽SOl S07 制造方法的步骤
具体实施例方式以下将参照相关图式，说明依本发明较佳实施例的一种功率半导体封装结构及其制造方法，其中相同的组件将以相同的组件符号加以说明。请参考图3所示，其是本发明较佳实施例的一种功率半导体封装结构3的三维结构示意图。功率半导体封装结构3包括一承载件31、一第一功率芯片32、一第一导电片33、一第二功率芯片34、一第二导电片35以及一第三导电片36。第一功率芯片32具有一第一表面、一第二表面、一第一控制电极(图未示出)、一第一主功率电极(图未示出)以及一第二主功率电极(图未示出)。其中前述的第一表面与第二表面为相对的二表面，且第二表面为与承载件31连接的一面。第一控制电极以及第一主功率电极是设置于第一表面，而第二主功率电极是设置于第二表面。第一功率芯片32通过第二主功率电极与承载件31电性连接。第二功率芯片34具有一第三表面、一第四表面，一第三主功率电极(图未示出)以及一第四主功率电极(图未示出)。其中前述的第三表面与第四表面为相对的二表面，且第四表面为与第一功率芯片32连接的一面。第三主功率电极设置于第三表面，第四主功率电极设置于第四表面。第一导电片33电性连接第一功率芯片32的第一主功率电极以及第四主功率电极。第二导电片35电性连接第二功率芯片34的第三主功率电极。第三导电片36电性连接第一功率芯片32的第一控制电极。其中第二功率芯片34沿垂直承载件31的方向的投影暴露出至少部分第一控制电极。在本实施例中，由於第一功率芯片32的第一控制电极是位於第一功率芯片32的边缘，并与第三导电片36电性连接。因此，第一功率芯片32的第一控制电极并未与第二功率芯片34沿垂直承载件31的方向的投影形成重迭。值得一提的是，就电源转换器的设计而言，由于当中的全桥电路及半桥电路具有结构对称的特点，因此，针对场效晶体管的选用，一般皆为选取相同规格的芯片。另外，关于降压电路，由于所使用的两个场效晶体管的特性不尽相同，因此可选用规格不同的芯片。换句话说，在实际运用上，封装结构中的芯片将存在如下所述的三种情况第一，第一功率芯片32的尺寸等于第二功率芯片34的尺寸；第二，第一功率芯片32的尺寸大于第二功率芯片34的尺寸；第三，第一功率芯片32的尺寸小于第二功率芯片34的尺寸。本发明中的尺寸包含了面积、边长等含义，第一功率芯片32的尺寸等于第二功率芯片34的尺寸意指某一特定放置方式下第二功率芯片34沿垂直承载件31的方向的投影面与第一功率芯片32沿垂直承载件31的方向的投影面能够基本重合，第一功率芯片32的尺寸大于第二功率芯片34的尺寸意指在某一特定放置方式下第一功率芯片32沿垂直承载件31的方向的投影面能够完全覆盖第二功率芯片34沿垂直承载件31的方向的投影面，第一功率芯片32的尺寸小于第二功率芯片34的尺寸意指在第二功率芯片34的较长一边大于第一功率芯片32的较长一边。另外，图3所示的封装形式类似于四方扁平无脚封装(QFN)，但并不作为必须的限制条件。本发明也可以用于类似四方扁平有脚封装(QFP)，单列直插(SIP)或者双列直插(DIP)或者其他封装形式中。针对不同的封装形式其对应的工艺流程也需要做适当的调整，但本文不再赘述，下文的描述以QFN封装为例。另外，在本实施例中，第一功率芯片32的第一控制电极及第二功率芯片34的第三主功率电极分别位于第一功率芯片32及第二功率芯片34的一边缘的中间位置，但在某些实施例中，第一功率芯片32的第一控制电极或第二功率芯片34的第三主功率电极可分别位于第一功率芯片32或第二功率芯片34的一角落位置。以下请参照图4A至图4C，举例说明对应三种第一功率芯片与第二功率芯片的尺寸关系的封装结构。请参考图4A所示，其是本发明较佳实施例的一种功率半导体封装结构4A的截面图。功率半导体封装结构4A包括一承载件41、一第一功率芯片42A、一第一导电片43、一第二功率芯片44A、一第二导电片45、一第三导电片46、一第四导电片47以及一封装体48。第一功率芯片42A具有一第一控制电极421、一第一主功率电极422及一第二主功率电极423。其中，第一控制电极421及第一主功率电极422设置于第一表面F1，第二主功率电极423设置于第二表面F2。第一功率芯片42A是设置在承载件41上，并通过第二主功率电极423与承载件41电性连接。第一导电片43设置在第一功率芯片42A上，并与第一功率芯片42A的第一主功率电极422电性连接。第二功率芯片44A具有一第二控制电极441、一第三主功率电极442及一第四主功率电极443。其中，第二控制电极441及第三主功率电极442设置于第三表面F3，第四主功率电极443设置于第四表面F4。第二功率芯片44A设置在第一导电片43上，并通过第四主功率电极443与第一导电片43电性连接。换句话说，第一功率芯片42A的第一主功率电极422通过第一导电片43与第二功率芯片44A的第四主功率电极443电性连接。其中，上述电性连接可为通过一黏合层电性连接，且黏合层是导电胶、导电树脂、低温烧结导电浆或焊锡等导电材料，本发明中其他部分的电性连接均可通过上述方式实现，以下不再赘述。第二导电片45设置在第二功率芯片44A上，并与第二功率芯片44A的第三主功率电极442电性连接。第三导电片46的一端与第一功率芯片42A的第一控制电极421电性连接，而另一端与承载件41电性连接。第四导电片47的一端与第二功率芯片44A的第二控制电极441电性连接，而另一端与承载件41电性连接。封装体48包覆第一功率芯片42A及第二功率芯片44A。在实施上，第一导电片43、第二导电片45、第三导电片46及第四导电片47是一厚度介于60 μ m至500 μ m的金属片；或者，第一导电片43、第二导电片45、第三导电片46或第四导电片47是一金属片，且材质例如是铁、铜、铝、金或银，或者是含以上元素之合金或银。在本实施例中，第二功率芯片44A的尺寸等于第一功率芯片42A的尺寸，且第一控制电极421并未与第二功率芯片44A沿垂直承载件41的方向的投影形成重迭。另外，前述的第一功率芯片42A与第二功率芯片44A分别是一场效晶体管(FET)，特别是金属氧化物半导体场效应管(MOSFET)，但本发明不限于此，第一功率芯片42A与第二功率芯片44A也可以是其他功率半导体芯片，如绝缘栅双极性晶体管(IGBT)或碳化硅(SiC)功率半导体开关器件。于本实施例中，其中第一控制电极421与第二控制电极441是场效晶体管的闸极(gate)，第一主功率电极422与第三主功率电极442是场效晶体管的源极(source)，而第二主功率电极423与第四主功率电极443是场效晶体管的漏极(drain)。一般来说，功率半导体芯片均具有主功率电极(如源极与漏极)以及控制电极(如闸极)，但二极管(diode)不具有控制电极，如第二功率芯片44A为一个二极管时，则仅具有第三主功率电极442与第四主功率电极443而不具有第二控制电极441。由于功率半导体芯片中的功率电极一般输出电流较大，控制电极一般输出电流较小，因此，某些应用场合下，当电路对控制回路的寄生参数控制要求不高时，控制电极可以通过圆形焊线或扁平焊线等工艺实现电极引出。就垂直结构的场效晶体管来讲，源极和漏极会被设置在芯片的正反两面。由于闸极和源极之间的电压较低，两者之间的绝缘比较容易处理，因此间极通常会和源极一起设置在芯片的正面，但是在某些场合也会将漏极和闸极设置在一同一表面。因此，本实施例中第一主功率电极422与第三主功率电极442也可以是场效晶体管的漏极(drain)，而第二主功率电极423与第四主功率电极443也可以是场效晶体管的源极(source)。本实施例中，仅描述了两个芯片堆叠的实施方式，但不限定于此，于某些实施例中，第二功率芯片上可以继续堆叠更多的芯片以满足具体需求，此处不再详述。从而，通过上述的组成结构，第一功率芯片42A与第二功率芯片44A为垂直堆栈的错位设置，且第一功率芯片42A的第一控制电极421并未受到第二功率芯片44A的阻隔，因此，封装体48将可完整地包覆第一功率芯片42A及第二功率芯片44A，避免封装体内部出现孔洞或气泡，同时可以提升封装体48与第一功率芯片42A及第二功率芯片44A之间的结合性，从而提升封装结构的强度与可靠性。其次，第三导电片46将具有较充足的空间连接第一控制电极421，降低工艺的复杂度。另外，通过金属片材质的第一导电片43、第二导电片45、第三导电片46及第四导电片47进行第一、第二功率芯片42A、44A之间、及第一、第二功率芯片42A、44A与承载件41的电性连接，与公知采用导线连接的封装结构相较，将可明显地减少寄生效应的影响。同时，第二功率芯片44A在沿垂直承载件41的方向的投影除了至少部分错开第一功率芯片42A的第一控制电极421外，更有部分区域超出第一晶片的轮廓(outline)。在封装失效中，一种常见的失效形式为，由于封装体和内部芯片或者金属电极之间发生分层，而导致局部应力向芯片传导，最终导致芯片电气功能丧失。而由于这种层错结构的存在，封装体48对第一、第二功率芯片42A、44A以及金属电极的包裹更为全面，使得封装体48对器件的抓合力更强，同时也使得裂纹的扩展变得困难。因此，这种层错的结构，可以提升器件的可靠性。接着，请参考图4B所示，堆栈式芯片的功率半导体封装结构4B与功率半导体封装结构4A的区别在于，设置在上方的第二功率芯片44B的尺寸是大于设置在下方的第一功率芯片42B的尺寸，因此于第二功率芯片44B的下方有更大的悬空部分。在实施上，由于第一、第二功率芯片42B、44B及承载件41是透过金属片材质的第一导电片43、第二导电片45、第三导电片46及第四导电片47进行电性连接。因此，将可避免公知通过打线接合(wirebonding)方式设置导线所产生的压力与振动，降低芯片毁损的风险。此结构可应用于前述的降压电路，设置在上方的第二功率芯片44B可以对应于承受较大电压的开关管。请参考图4C所示，功率半导体封装结构4C与功率半导体封装结构4A的区别在于，设置在上方的第二功率芯片44C的尺寸是小于设置在下方的第一功率芯片42C的尺寸。此结构可应用于前述的降压电路，设置在下方的第一功率芯片42C可以对应于承受较大电流的开关管，此时，设置在下方的第一功率芯片42C以及设置在上方的第二功率芯片44C的漏极和间极设置在同一表面。接着，请参考图5A所示，图5A是本发明较佳实施例的另一种功率半导体封装结构5A的侧视图。功率半导体封装结构5A与前述功率半导体封装结构4A的区别在于，功率半导体封装结构5A的第一导电片53、第二导电片55、第三导电片56及第四导电片57中至少一个具有至少一凹槽S。同样的，对于前述的功率半导体封装结构4B或4C也可采用同样的方式实现。在本实施例中，第一导电片53、第二导电片55、第一功率芯片42A及第二功率芯片44A之间皆是以黏合层进行黏合。其中，黏合层一般为液态或半固态，例如是导电胶或焊锡。由于在封装的过程中将使得组件产生挤压，为避免导电胶或焊锡因受到挤压而扩张至第一功率芯片42A或第二功率芯片44A的外沿，造成第一功率芯片42A与第二功率芯片44A上的电极短路，凹槽S将可容置扩张的导电胶或焊锡，避免其扩张至第一功率芯片42A或第二功率芯片44A的外侧，从而减少导电胶过度溢流，提高封装的良率。请参考图5B所示，本发明较佳实施例的另一种功率半导体封装结构5B的侧视图。与功率半导体封装结构4A相较，功率半导体封装结构5B的第三导电片66及第四导电片67分别具有多个弯折部C。通过弯折部C的设置，功率半导体封装结构5B同样也可以达成避免导电胶过度溢流的状况。需特别注意的是，本发明并不限定第三导电片66及第四导电片67的弯折部C的数量，也不限定弯折部C的弯折角度及弯折形式。某些场合下，例如引脚密度比较高，承载件41的尺寸不足以设置更多的引脚，单纯通过承载件41实现和外界连接比较困难；或者，另外一些对封装尺寸要求相对较低场合下，有引线的引脚，引线部分由于较高的吸收应力的能力，所以，其可靠性相对较高。如图6所示，在实际运用上，将可依据产品的设计或需求，使第四导电片47的一端直接外露在封装体48，成为一引脚，而不与承载件41连接。但实际上，第二导电片45、第一导电片43以及第三导电片46均可以外露在封装体48成为引脚。接着，请参考图7所示，其是本发明较佳实施例的另一种功率半导体封装结构7的侧视图。为了避免因为第一功率芯片42B与第二功率芯片44B的尺寸差异过大或因为因为第一功率芯片42B与第二功率芯片44B在垂直承载件的方向的投影重迭部分太少，而导致在封装的过程中，造成第二功率芯片44B的不稳固，功率半导体封装结构7还包括一支撑件71。在本实施例中，支撑件71是设置在承载件41与第二功率芯片44B之间。其中，支撑件71可以是一弹性组件，以提供支撑与缓冲的作用。另外，支撑件71也可以依据产品的实际需求或电路的设计，使用二极管、电容或其他无源器件。请参考图8A及图8B，功率半导体封装结构8A的特点在于，对于封装结构内部空间要求较高的情况下，可使第二功率芯片44A沿垂直承载件的方向的投影与部分的第一控制电极421产生重迭，减小封装结构的整体体积。另外，为了避免第二功率芯片44A影响封装体48的注入，功率半导体封装结构8B的第三导电片86呈阶梯状，使得第三导电片86于第一控制电极421附近的厚度小于其他部分的厚度，从而使第二功率芯片44A的背面与第一功率芯片42A的第一控制电极421周围形成较宽裕的空间，而使得封装体48容易注入，并避免第二功率芯片44A的第四主功率电极443与第一功率芯片42A的第一控制电极421发生短路的情况。接着，请参考图9所示，在本实施例中，功率半导体封装结构9还包括一第三功率芯片42D、一第四功率芯片44D以及第五导电片49。第三功率芯片42D具有一第五表面F5、一第六表面F6、一第三控制电极424、一第五主功率电极425以及一第六主功率电极426。其中前述的第五表面F5与第六表面F6为相对的二表面。第三控制电极似4及第五主功率电极425是设置于第五表面F5，而第六主功率电极似6是设置于第六表面F6。第三功率芯片42D通过第六主功率电极426与承载件41电性连接。第四功率芯片44D具有一第七表面F7、一第八表面F8、一第四控制电极444、一第七主功率电极445以及一第八主功率电极446。其中前述的第七表面F7与第八表面F8为相对的二表面。第四控制电极444及第七主功率电极445设置于第七表面F7，而第八主功率电极446设置于第八表面F8。第五导电片49电性连接第五主功率电极425及第八主功率电极446，而第二导电片45电性连接第三主功率电极似4及第七主功率电极445。具体来说，第三芯片42D与第四芯片44D的设置关系与第一功率芯片42A与第二功率芯片44A的设置关系相同，且第一功率芯片42A、第二功率芯片44A、第三芯片42D与第四芯片44D构成一全桥电路。需要特别注意的是，在本实施例中是以第三芯片42D的尺寸等于第四芯片44D的尺寸为例，然而并非以此为限。在实际运用上，也可以选用第三芯片42D的尺寸大于或小于第四芯片44D的尺寸。接着，请参考图10所示，本发明较佳实施例的另一种功率半导体封装结构10的侧视图。与功率半导体封装结构4A相较，功率半导体封装结构10的第一电性连接件106及第二电性连接件107分别为一焊线。在某些应用场合下，电路对控制回路的寄生叁数控制要求不高。此时，第一控制电极421及第二控制电极441可搭配第一电性连接件106及第二电性连接件107而通过打线接合(wire bonding)的方式将电极引出。接着，以下请参考图11的流程图并配合图4A所示，说明本发明较佳实施例的功率半导体封装结构的制造方法，其是与例如上述的堆栈式芯片的功率半导体封装结构4A配合使用。功率半导体封装结构的制造方法是包括步骤SOl S07。步骤SOl是设置一第一功率芯片42A在一承载件41上，且第一功率芯片42A具有一第一控制电极421。在本实施例中，第一功率芯片42A具有一第一控制电极421、一第一主功率电极422及一第二主功率电极423。其中，第一功率芯片42A的第二主功率电极423是通过一黏合层与承载件41电性连接。步骤S02是设置一第一导电片43在第一功率芯片42A上。在本实施例中，第一导电片43与第一功率芯片42A的第一主功率电极422电性连接。步骤S03是设置一第二功率芯片44A在第一导电片43上，且第二功率芯片44A沿垂直所述承载件41的方向的投影暴露出至少部分所述第一控制电极421。在本实施例中，第二功率芯片44A具有一第二控制电极441、一第三主功率电极442及一第四主功率电极443。其中，第一导电片43设置在第四主功率电极443上。由于第二功率芯片44A沿垂直承载件41的方向的投影并未与第一功率芯片42A的第一控制电极421形成重迭。因此可以避免第一控制电极421与第四主功率电极443形成导通，而不需要添加额外的保护材料来对第一控制电极421与第四主功率电极443进行绝缘。步骤S04是设置一第二导电片45在第二功率芯片44A上。在本实施例中，第二导电片45与第二功率芯片44A的第三主功率电极442电性连接。步骤S05是设置一第三导电片46，与第一功率芯片42A的第一控制电极421电性连接。在本实施例中，第三导电片46的一端与第一功率芯片42A的第一控制电极421电性连接，而另一端与承载件41电性连接。步骤S06是设置一第四导电片47，与第二功率芯片44A的一电极电性连接。在本实施例中，第四导电片47的一端与第二功率芯片44A的第二控制电极441电性连接，而另一端与承载件41电性连接。步骤S07是设置一封装体48，包覆第一功率芯片42A及第二功率芯片44A。在实施上，承载件41可以是电路板，其上具有电路布线。当然，上述工艺后续的表面处理、分板、测试等步骤不是本发明之要点，故此略过。次外，工艺中根据需要加入的一些辅助工艺在描述中也被略过，如放置黏合层以及超音波清洗、等离子体清洗、基板烘烤等等。另外，功率半导体封装结构的制造方法，也可以与上述的功率半导体封装结构4B、4C配合使用。由于功率半导体封装结构4B、4C的制造方法与上述实施例的功率半导体封装结构4A的制造方法相同，故在此不再赘述。换句话说，本发明的功率半导体封装结构的制造方法，可适用于第一功率芯片的尺寸等于第二功率芯片的尺寸；第一功率芯片的尺寸大于第二功率芯片的尺寸；以及第一功率芯片的尺寸小于第二功率芯片的尺寸。另外，为了简化封装工艺，可将同时多个排列成矩阵的功率半导体封装结构并同时对多个排列成矩阵的功率半导体封装结构进行上述步骤S01-S07，在此工艺中用以连接第二功率芯片44A的第二控制电极441与第三主功率电极442的第二导电片45和第四导电片47以同一金属片制成，如图12A所示。另外，第一导电片43和第三导电片46也可以依据相同的作法而以同一金属片制成。接着，在步骤S07即封装体48包覆第一功率芯片42A与第二功率芯片44A后，增加一切割步骤S08，沿A-A线及B-B线进行切割，即可完成多个如图12B所示的功率半导体封装结构12B。另外，上述步骤仅为本发明工艺中的必要步骤，并不限定各步骤的顺序，其顺序与各实际应用情况不同。例如，针对控制电极采用金属片引出的方式，上述步骤S05与步骤S02同时完成，步骤S06与步骤S04同时完成。针对采用焊线工艺完成控制电极的引出方式，则依步骤SOl S07顺序完成。又例如，采用首先并行分别将第一功率芯片42A、承载件41、第一导电片43和第三导电片46以及第二功率芯片44A、第二导电片45和第四导电片47组装好，随后再实现两者的组装，亦即先分别完成步骤S02与步骤S05以及步骤S04与步骤S06后再完成步骤S03，随后完成步骤S07。采用此做法的一个优势是有机会在分部组装的过程中分别对封装半成品进行电性能测试，以筛选掉不良品，以提升产品的良率，降低损耗。当然，组装工艺也可以有很多其他的变化形式，在此不予繁复列举。综上所述，因依据本发明的一种功率半导体封装结构及其制造方法是通过设置于下方的第一功率芯片之第一控制电极的至少部分未与堆栈于上方之第二功率芯片沿垂直承载件之方向之投影形成重迭，使得第一控制电极与第二功率芯片底部之间将不需要添加额外的保护材料进行绝缘，再者通过导电片电性连接第一功率芯片及第二功率芯片的电极，可避免利用打线的方式造成的寄生效应。从而实现能够增加可靠性，并同时降低寄生效应的影响，提升效率。
以上所述仅是举例性，而非限制性。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包括在权利要求所限定的范围内。
权利要求
1.一种功率半导体封装结构，其特征在干，包括 一承载件；一第一功率芯片，具有一第一表面以及ー相対的第二表面，一第一控制电极以及一第一主功率电极设置于所述第一表面，一第二主功率电极设置于所述第二表面，所述第二表面设置在所述承载件上，且通过所述第二主功率电极与所述承载件电性连接；一第二功率芯片，具有一第三表面以及ー相対的第四表面，一第三主功率电极设置于所述第三表面，一第四主功率电极设置于所述第四表面，所述的第四表面设置在所述第一功率芯片上；一第一导电片电性连接所述第一主功率电极以及所述第四主功率电极； 一第二导电片电性连接所述第三主功率电极；以及一第三导电片电性连接所述第一控制电极；其中所述第二功率芯片沿垂直所述承载件的方向的投影暴露出至少部分所述第一控制电极。
2.—种功率半导体封装结构，其特征在干，包括 一承载件；一第一功率芯片，具有一第一表面以及ー相対的第二表面，一第一控制电极以及一第一主功率电极设置于所述第一表面，一第二主功率电极设置于所述第二表面，所述第二表面设置在所述承载件上，且通过所述第二主功率电极与所述承载件电性连接；一第二功率芯片，具有一第三表面以及ー相対的第四表面，一第三主功率电极设置于所述第三表面，一第四主功率电极设置于所述第四表面，所述的第四表面设置在所述第一功率芯片上；一第一导电片电性连接所述第一主功率电极以及所述第四主功率电极；以及一第二导电片电性连接所述第三主功率电极；其中所述第二功率芯片的尺寸不小于第一功率芯片，且第二功率芯片沿垂直所述承载件的方向的投影暴露出至少部分所述第一控制电扱。
3.根据权利要求1或2所述的功率半导体封装结构，其特征在干，所述第二功率芯片沿垂直所述承载件的方向的投影暴露出全部的所述第一控制电扱。
4.根据权利要求1所述的功率半导体封装结构，其特征在干，所述第二功率芯片还包括一第二控制电极设置于所述第三表面，ー第四导电片电性连接所述第二控制电极。
5.根据权利要求4所述的功率半导体封装结构，其特征在干，所述第一导电片、所述第 ニ导电片、所述第三导电片及所述第四导电片是金属片。
6.根据权利要求4所述的功率半导体封装结构，其特征在干，所述第一导电片、所述第 ニ导电片、所述第三导电片及所述第四导电片中至少ー个具有一凹槽。
7.根据权利要求4所述的功率半导体封装结构，其特征在干，所述第一导电片、所述第 ニ导电片、所述第三导电片及所述第四导电片中至少ー个具有一多个弯折部。
8.根据权利要求4所述的功率半导体封装结构，其特征在干，所述功率半导体封装结构还包括一封装体，所述封装体包覆所述第一功率芯片、所述第二功率芯片、部分所述承载件、部分所述第一导电片、部分所述第二导电片、部分所述第三导电片、部分所述第四导电片，其中所述第一导电片、所述第二导电片、所述第三导电片以及所述第四导电片中至少ー个未电性连接至所述承载件并凸出至所述封装体之外。
9.根据权利要求4所述的功率半导体封装结构，其特征在干，所述所述第三导电片呈阶梯状，其连接所述第一控制电极的端部厚度小于其他部分的厚度。
10.根据权利要求2所述的功率半导体封装结构，其特征在干，所述第二功率芯片还包括一第二控制电极设置于所述第三表面，一第一电性连接件电性连接所述第一控制电扱， 一第二电性连接件电性连接所述第二控制电极。
11.根据权利要求10所述的功率半导体封装结构，其特征在干，所述第一导电片以及所述第二导电片是金属片，所述第一电性连接件以及所述第二电性连接件是焊线。
12.根据权利要求10所述的功率半导体封装结构，其特征在干，所述第一导电片以及所述第二导电片中至少ー个具有一凹槽。
13.根据权利要求4或10所述的功率半导体封装结构，其特征在干，所述功率半导体封装结构还包括一第三功率芯片，具有一第五表面以及ー相対的第六表面，一第三控制电极以及一第五主功率电极设置于所述第五表面，一第六主功率电极设置于所述第六表面，所述第六表面设置在所述承载件上，且通过所述第六主功率电极与所述承载件电性连接；一第四功率芯片，具有一第七表面以及ー相対的第八表面，一第四控制电极以及一第七主功率电极设置于所述第七表面，一第八主功率电极设置于所述第八表面，所述的第八表面设置在所述第三功率芯片上；以及一第五导电片电性连接所述第五主功率电极以及所述第八主功率电极； 所述第二导电片电性连接所述第三主功率电极以及所述第七主功率电极。
14.根据权利要求4或10所述的功率半导体封装结构，其特征在干，所述功率半导体封装结构还包括ー支撑件，设置在所述承载件与所述第二功率芯片之间用以支撑所述第二功率芯片。
15.根据权利要求14所述的功率半导体封装结构，其特征在干，所述支撑件为ー弹性元件、一电容或一二极管。
16.一种功率半导体封装结构的制造方法，其特征在干，所述制造方法的步骤包括 设置ー第一功率芯片在ー承载件上，所述第一功率芯片具有一第一控制电扱； 设置ー第一导电片在所述第一功率芯片上；设置ー第二功率芯片于所述第一导电片上，且所述第二功率芯片沿垂直所述承载件的方向的投影暴露出至少部分所述第一控制电极； 设置ー第二导电片在所述第二功率芯片上；设置ー第三导电片，与所述第一功率芯片的所述第一控制电极电性连接； 设置ー第四导电片，与所述第二功率芯片电性连接；以及设置一封装体，包覆所述第一功率芯片及所述第二功率芯片。
17.根据权利要求16所述的制造方法，其特征在干，所述的承载件包括矩阵排列的多数个承载単元，多个所述第一功率芯片分别设置于所述多个承载单元上。
18.根据权利要求17所述的制造方法，其特征在干，所述第一导电片与所述第三导电片以及第ニ导电片与所述第四导电片均为一体成型，并组成多个与所述承载单元对应的呈矩阵排列的第一电性连接単元及第ニ电性连接単元。
19.根据权利要求18所述的制造方法，其特征在干，所述封装体包覆所述的承载单元、 第一电性连接単元及第ニ电性连接単元。
20.根据权利要求19所述的制造方法，其特征在干，所述承载単元、第一电性连接単元及第ニ电性连接単元分別包含多数个切割道对应于所述多个矩阵排列的承载单元、第一电性连接单元及第ニ电性连接単元的各単元之间，所述制造方法还包括从所述的切割道将所述的功率半导体封装结构分离。
全文摘要
一种功率半导体封装结构，包括一承载件、一第一功率芯片、一第二功率芯片、一第一导电片、一第二导电片和一第三导电片。第一功率芯片具有一第一表面和一第二表面，一第一控制电极和一第一主功率电极设置于第一表面，一第二主功率电极设置于第二表面，且第二表面通过第二主功率电极与承载件电性连接。第二功率芯片具有一第三表面和一第四表面，一第三主功率电极设置于第三表面，一第四主功率电极设置于第四表面，且第四表面设置在第一功率芯片上。第一导电片电性连接第一主功率电极和第四主功率电极。第二导电片电性连接第三主功率电极。第三导电片电性连接第一控制电极。第二功率芯片沿垂直承载件的方向的投影暴露出至少部分第一控制电极。
文档编号H01L23/31GK102593108SQ20111002013
公开日2012年7月18日 申请日期2011年1月18日 优先权日2011年1月18日
发明者曾剑鸿, 洪守玉 申请人:台达电子工业股份有限公司