专利名称：晶片级封装结构及其制造方法
技术领域：
本发明涉及一种半导体封装结构与其相关制作方法，且特别是涉及一种晶片级封装结构与其相关制作方法。
背景技术：
目前所普遍采用的晶片级封装方式(Wafer level packaging ;WLP)可大大地改善封装效率并降低半导体封装的尺寸。传统扇入(Fan-in)晶片级封装制作方法是在为切割的晶片上进行，而使最终封装产品尺寸约与管芯大小差不多。而扇出(Fan-out)晶片级封装制作方法则使利用重建晶片(Reconstitutionwafer)，亦即是将各独立管芯重新排列成人造模铸晶片，因此可减少使用昂贵覆晶基底的需求，以封装胶体扩大封装尺寸，以供更高输出/输入(Input/Output ；I/O)端应用。
发明内容
本发明的目的在于提出一种晶片级封装结构，其内具有穿胶插塞(through-mold plug)连接结构，贯穿封装胶体的插塞是经发射进入晶片级封装结构，成本效率较佳，穿胶插塞帮助连接立体晶片级封装结构内的堆叠芯片或连结封装结构至下一级基板。本发明提供一种晶片级封装结构制造方法。先提供位于载体上的至少一芯片，形成一封装胶体于该载体之上以包覆该至少芯片。利用一空气压力射击系统将多个插塞射入该封装胶体。接着，形成一顶金属层于该封装胶体的一上表面并形成一底金属层于该封装胶体的一下表面。为提高插塞对位准确度，可进行一激光钻孔制作方法，在该封装胶体之中形成多个开口。在本发明的一实施例中，前述该些插塞的材质为铜。前述顶金属层或底金属层的材质是铜或铜合金，以溅镀或电镀形成。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
图1是本发明的一实施例的一种晶片级封装结构剖面示意图；图2是本发明的一实施例的一种堆叠封装结构剖面示意图；图3A-图3G是本发明的一实施例的一种晶片级封装结构制造方法的剖面示意图。主要元件符号说明10:封装结构20a、20b、20c 电子元件100 载体102 胶带105:金属插栓
106:金属插塞109:接触垫110:芯片112a:内连线图案112b:导线图案113、115:介电层112、114:金属层114a:底内连线图案114b:底导线图案116:重布线路层130 封装胶体106a、130a 上表面106b、130b 下表面140:电性接点240 接点S:开口L 界面GH:空气压力驱动射击系统
具体实施例方式图1是依照本发明的一实施例的一种晶片级封装结构剖面示意图。图1所示的晶片级封装结构10包括至少一芯片110、一封装胶体130包覆芯片110、多个金属插塞106 贯穿封装胶体130、内连线图案11 连接至插塞106与导线图案112b以及重布线路层 (redistribution layer ；RDL)116。重布线路层116包括一第一介电层113、一金属层114 与一第二介电层115。重布线路层116可为单层结构(仅包括金属层114)或多层结构(至少如图所示三层)。重布线路层116可为如图所示扇出重布线路层，也可为扇入重布线路层。由于不需电镀形成插塞106，晶片级封装结构10不需要在插塞106与封装胶体 130间形成电镀种层。通过内连线图案112a，其上可堆叠其他半导体封装或堆叠不同电子元件于晶片级封装结构10之上。晶片级封装结构10可还包括位于重布线路层116的金属层114上的电性接点(electrical contacts) 140。电性接点140可为例如焊球来连接晶片级封装结构10至外接端如系统电路板(未图示)。金属层114电连接芯片110的接触垫 109与电性接点140或电连接插塞106与电性接点140。在插塞106与内连线图案11 之间以及插塞106与重布线路层116的金属层114之间，具有界面L (显微镜下可见接合线)。 芯片110可为集成电路或任意半导体芯片如微电机系统(MEMS)。图1所示晶片级封装结构 10仅包含一芯片，但也可理解本案的封装结构端视所需可包括任意数目(单一、两个、或多个)芯片。图2是依照本发明的一实施例的一种堆叠封装结构剖面示意图。图2所示的堆叠封装结构包括多个电子元件20a、20b、20c，其可为管芯(晶粒)、封装或其他元件如无源元件等，通过如覆晶技术、表面粘着式(SMT)或其他连结方式，堆叠在晶片级封装结构10之上。电子元件20a、20b、20c与晶片级封装结构10可经由多个接点240如微凸块而电性相连。图3A-图3G是依照本发明的一实施例的一种晶片级封装结构制造方法的剖面示意图。如图3A，先提供一载体100具有胶带102覆盖于其表面上。载体100可为例如硬质晶片载体或金属载体。胶带102可为例如管芯粘接胶带。至少一芯片110面朝下粘附至胶带102。芯片110包括多个接触垫109。此处芯片110指重建晶片的单一芯片或管芯，而芯片为从晶片中挑出并测试确定为好的芯片(Known good die ;KGD)。管芯可能限于I/O垫数目而需要扇出，但若是立体封装则可不限于I/O垫数目。如图3B，模封胶带102与其上的芯片110而形成一封装胶体130覆盖住芯片110 与载体100上的胶带102。封装胶体130的材质可为环氧树脂，而封装胶体130可通过如热固化制作方法固化。接着，如图3C，利用例如钻孔(drilling)步骤于封装胶体130中形成多个开口 S, 移除一部分的封装胶体130直至胶带102表面露出而形成开口 S。钻孔步骤例如是紫外光激光钻孔或二氧化碳激光钻孔来进行。开口 S可为圆柱状开口，直径略小于后续要形成的插塞。开口 S的形成并非为必要而是可视情况需要方采用，但对于提高位准准确度是相当有帮助的。如图3D，在封装胶体130中形成多个金属插塞106。金属插塞106可为例如圆柱状铜插塞。插塞106可通过发射(shooting)方式，以空气压力驱动射击系统GH(例如空气压力驱动钉枪(air-pressure nail gun or stapler))射入封装胶体130中。详言之， 金属插栓105(亦即射击前的插塞)装载于空气压力驱动钉枪中，再喷射进入封装胶体130 的开口 S中。或者，一般用于多层陶瓷板或聚乙酰胺胶带打洞的孔洞冲压机(hole punch machine)，其端视基材厚度可形成约如25微米至250微米大小的孔洞，可以调整反向使用于射击金属插塞106。详言之，孔洞冲压机包括电磁驱动的冲压活塞(punch piston)，调整孔洞冲压机利用冲压活塞射击金属插栓105(亦即射击前的插塞)。孔洞冲压机具成排的冲撞头而可设计为分别发射，亦即可视需要插入金属插塞。也就是说，可依照特定图案埋入金属插塞。或者，无需形成开口 S，金属插栓105可以直接从封装胶体上表面130a射入封装胶体130中。视封装胶体130的材质特性等，空气压力驱动射击系统GH的压力或金属插栓 105的发射速度均可调整，以得到最佳位置对准度与精确度。金属插塞106的高度可为例如 1密尔(mil)至12密尔。金属插塞106的一端或两端可略略突出于封装胶体130上、下表接着，如图3E所示，移除载体100与胶带102，而露出金属插塞106与芯片110的底面110b，并使接触垫109露出来。若有需要，可略略回蚀插塞106，而使插塞106的下表面106b与封装胶体下表面130b齐平，或使插塞106的上表面106a与封装胶体上表面130a 齐平。如图3F，在封装胶体上表面130a上形成一金属层112并覆盖插塞106的上表面 106a。在封装胶体下表面130b上形成另一金属层114并覆盖插塞106的下表面106b。金属层112、114可包括铜、铜合金或其他导电体，以例如溅镀方式形成。或者，若电镀形成金属层112、114时，也可选择性地在形成金属层前，先溅镀一种层(未图示)于封装胶体130 的表面上。上下金属层112、114分别电连接至金属插塞106。因为上下金属层112、114与金属插塞106通过不同制作方法制得，亦或是不同材质制成，因此插塞106与上下金属层 112、114之间，具有界面L (显微镜下可见接合线)。—般而言，对于较高深宽比的开口 S或较厚的封装胶体130，与电镀形成插塞相比，利用射击将金属插塞106射入开口 S或封装胶体130之中，不但较简易且效果好得多。如图3G，图案化金属层112而于封装胶体130上表面130a上形成布线层或导线图案112b以及电连接至金属插塞106的内连线图案112a。该些图案可利用例如扣减式蚀刻 (subtractive etching)形成。同样地，图案化金属层114而于封装胶体130下表面130b上形成电连接至金属插塞106的底内连线图案11 以及底导线图案114b。上下表面上的金属层112、114可以利用双面制作方法同时图案化，或依序分两次进行。导线图案112b与底导线图案114b可以相同或不同，端视产品设计。而内连线图案11 与底内连线图案IHa 的位置对应于金属插塞106的位置。不过，视所搭配的芯片或元件，该些图案的设计或排列均可调整。之后，在前述上下金属图案上，可形成抗锈层或表面加工层，例如是镍/金叠层、 有机保焊剂(organic solderability preservatives，0SP)，或者材质可为化学镍钯浸金(electroless nickel electroless palladium immersion gold, ENEPIG)或化学银金 (electroless nickel immersion gold，ENIG)，以帮助增加连结。也可选择性地形成防焊层以保护前述上下金属图案。虽然前述实施例描述单层底金属层，但是也可以使用多层重布线路层，以便能将小间距芯片垫扇出或重布高密度导线线路。由前述实施例可知，晶片级封装结构可提供安装于其上的元件或下一级基板直接电性连结。亦即，本发明的晶片级封装结构可直接电性连结安装于其两面的元件。因此，本案的晶片级封装结构适合用于立体晶片级封装，而堆叠封装尺寸颇小。本发明的晶片级封装结构可在双面设置重布线路图案，以堆叠不同种类或尺寸封装结构，提供产品设计弹性。虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。
权利要求
1.一种晶片级封装结构，包含 至少一芯片；一封装胶体，包覆该至少芯片； 多个金属插塞内埋于该封装胶体内；至少一顶内连线图案，位于该封装胶体的一上表面，其中该顶内连线图案连接至一或多个该些金属插塞，而在该顶内连线图案与所连接的一或多个该些金属插塞之间具有一第一界面；至少一顶导线图案，位于该封装胶体的该上表面；至少一底内连线图案，位于该封装胶体的一下表面，其中该底内连线图案连接至一或多个该些金属插塞，而在该底内连线图案与所连接的一或多个该些金属插塞之间具有一第二界面；以及至少一底导线图案，位于该封装胶体的该下表面。
2.如权利要求1所述的晶片级封装结构，还包括第一介电层与第二介电层位于该封装胶体的该下表面，其中该至少底内连线图案与该至少底导线图案夹在该第一介电层与该第二介电层之间。
3.如权利要求2所述的晶片级封装结构，还包括至少一电性接点位于该至少底内连线图案或该至少底导线图案上。
4.如权利要求1所述的晶片级封装结构，其中该至少芯片为一集成电路或微电机系统。
5.如权利要求1所述的晶片级封装结构，其中该金属插塞为圆柱铜插塞。
6.一种晶片级封装结构制造方法，包含 提供位于一载体上的至少一芯片；形成一封装胶体于该载体之上以包覆该至少芯片； 利用一空气压力射击系统将多个插塞射入该封装胶体；形成一顶金属层于该封装胶体的一上表面并形成一底金属层于该封装胶体的一下表
7.如权利要求6所述的晶片级封装结构制造方法，还包括进行一激光钻孔制作方法， 在该封装胶体之中形成多个开口。
8.如权利要求7所述的晶片级封装结构制造方法，其中该激光钻孔制作方法为二氧化碳激光或紫外光激光钻孔制作方法。
9.如权利要求7所述的晶片级封装结构制造方法，其中该些插塞射入该些开口之中并填满该些开口。
10.如权利要求6所述的晶片级封装结构制造方法，其中该些插塞的材质为铜。
全文摘要
本发明公开一种晶片级封装结构及其制造方法，其中该制造方法至少包括通过喷射金属插栓穿透封装胶体而形成贯穿封装胶体的穿胶插塞，由此达到成本效率较佳的效果。
文档编号H01L23/48GK102270616SQ20111023882
公开日2011年12月7日 申请日期2011年8月19日 优先权日2011年8月19日
发明者凯.艾斯格, 博纳德.K.艾皮特 申请人:日月光半导体制造股份有限公司