专利名称：回收靠近硅通孔的可用集成电路芯片区域的制作方法
技术领域：
本发明涉及具有硅通孔的集成电路器件，并且更具体而言涉及用于回收(reclaim)靠近硅通孔的可用集成电路芯片区域的技术。
背景技术：
人们早已知晓，诸如硅和锗之类的半导体材料展现出压阻效应(机械应力诱导的电阻变化)。例如参见 C. S. Smith, " Piezoresistance effect in germanium andsilicon" ，Phys. Rev.，vol. 94, pp. 42-49 ( 1954),该文献在此通过引用并入。压阻效应已形成了某些种类压力传感器和应变测量器的基础，但是直到最近其才在集成电路制造中受到关注。已开发出对在单独的晶体管层级上应力对集成电路器件性能的影响进行建模的方法。这些方法包括例如使用计算机辅助工艺设计技术(TCAD)系统进行导电全尺度分析；以及在2005年12月I日提交的、案卷No. SYNP 0693-1的第11/291，294号美国专利申请中描述的方法，该申请在此通过引用并入。由用于分析在单独的晶体管层级上的应力影响的各种方法表征的性能可以用于导出器件的电路层级参数(例如，SPICE参数)以用于后续的在宏观层级上的电路分析。这样的分析可以帮助预测电路是否按预期操作，以及具有什么裕量，或设计或布图是否需要修改。对于受到由靠近晶体管沟道区域的浅沟槽隔离(STI)区域而导致的应力所影响的晶体管而言，经常可以通过应用某些一般的经验法则做出修改，诸如增加任一晶体管的宽度，这是因为根据应力分析证实该晶体管弱于期望。还可以使用其它技术来缓和已知的不期望的应力，引入已知的期望的应力，或仅仅提高贯穿布图的均匀性。参见第2007-0202663号美国专利公布文献(案卷No. SYNP 0858-1)，该文献在此通过引用并入。由于随着集成电路按比例缩放随着每个技术节点而变得越来越难，因此出现了作为可行的备选方案的三维(3D)集成技术来实现要求的集成密度。3D集成改善了系统性能并且允许电路块的异构集成。许多3D集成技术包括使用硅通孔(TSV)的垂直互联。这些结构是由具有广泛变化机械特性的各种材料组成的复杂几何结构。在制造过程期间，这些几何结构经历在周围的硅中引入的热机械应力的热循环。TSV还在活性硅中引入热失配应力并且影响载流子迁移率。这些应力改变靠近TSV的电子和孔的迁移率，从而引入不期望的晶体管变化。对这些应力的典型对策是围绕它们限定禁止区域，并且避免在禁止区域内放置晶体管。对于典型的直径为5um的TSV而言，禁止区域的大小可以为5-10um宽，这对于各个TSV而言转换为180um2到500um2的不可用面积。对于预计每个芯片大约有10000个TSV的路线图而言，这总计为每个芯片的巨大的L8mm2-5mm2，该面积由于使用TSV而导致损失，否则该面积可用。极其期望寻找回收一些所述面积的方法，从而可以有益地利用该面积
发明内容
总体而言，一种集成电路设备包括衬底，包括穿过该衬底的过孔，过孔中的应变导电的第一材料，和过孔中的应变的第二材料，所述第一材料倾向于引入第一应力至所述衬底，第二材料倾向于引入第二应力至所述衬底，其中第二应力至少部分地抵消第一应力。在一种实施方式中，在娃晶片内的过孔的内部侧壁上外延生长SiGe。随后在SiGe的内侧表面上形成Si02，并且在 不期望的应力，并且允许晶体管非常靠近TSV地放置。提供本发明的上述概述是为了提供对本发明的一些方面的基本理解。此概述不意在标识本发明的主要或关键要素或描述本发明的范围。其目的仅在于以简化的形式提出本发明的一些概念，作为稍后提出的更为具体说明的前序。本发明的一些具体方面在权利要求书、说明书和附图中描述。
将参考本发明的具体实施方式
描述本发明，并且将参考附图，在附图中图I是定性示出TSV引入周围的硅中的应力的一些的图表。图2A是包含4个TSV的硅衬底区域的简化结构的平面图。图2B是图2A中方框220下面的三维体积的立体图。图2C是图2A的空间的xy平面的平面图，如图2B中虚线所示。图3A是沿图2C中的线226的载流子迁移率变化的曲线图。图3B是沿图2C中的线228的载流子迁移率变化的曲线图。图4是根据本发明一些特征修改的图2A中硅衬底区域的平面图。图5是图4中的TSV之一的立体图。图6是TSV的包含本发明特征的另一实施方式的立体图。图7是用于使用本发明的一些方面制作器件的技术的流程图。图8A至图8E (统称为图8)图示了用于形成包括本发明的一些方面的TSV的制造步骤的顺序。图9是计算机系统的简化框图，该计算机系统可以用来实施包含本发明的一些方面的软件。
具体实施例方式给出下列说明以使本领域的任何技术人员能够制作和使用本发明，并且是在特定应用及其要求的情形下提供下列说明。对所公开的实施方式的各种修改对于本领域技术人员将是显然的，并且本文所限定的一般原理可以应用到其它一些实施方式和应用中，而不脱离本发明精神和范围。因此，本发明不意在限于所示的实施方式，而是被给予与本文公开的原理和特征相一致的最宽范围。TSV的应力后果TSV的应力后果可以基于晶片和光刻定向相对于晶片材料的晶态方向而变化。如本文所用的那样，晶片定向由其法线方向限定，并且当前{100}族方向在半导体制造中是标准的。由于晶态对称性，{100}族中所有特定的方向具有相同的压阻特性。然而晶片定向方向族在本文中使用波形括号表示，如果本文引用特定方向，则其通过诸如(100)之类的括号围起来。还如本文所用的那样，晶片具有“主平面(primary flat)”方向。以往，晶片通常为圆盘形状，除了沿圆周的一个截面，其是平面的。晶片的“主平面”方向在本文限定为与该平面截面平行的方向。大多数现代晶片不再具有平面截面，而使用一些其它特征(诸如凹槽)来限定“主平面”方向；即使不再存在平坦截面，但是由所述特征限定的方向在本文仍指代“主平面方向”。而且，大多数现代光刻工艺为所有晶体管定向，从而晶体管的纵向方向位于晶态方向的〈110〉族中。以〈110〉方向定向的晶体管有时在本文中指代具有“标准定向”。再次，如本文所述的那样，然而光刻定向方向族使用尖括号表示，如果本文引用特定方向，则其通过诸如[100]之类的方括号围起来。〈110〉族中的所有特定方向具有相同的压阻特性。如本文所用的那样，晶体管的“纵向”方向是与晶体管中电流流动平行的方向，而晶体管的“横向”方向是与晶体管中电流流动交叉的方向。这二者被视为“侧向”方向，意指平行于衬底表面。“竖向”方向垂直于“侧向”方向。图I是定性示出了 TSV引入周围的硅中的应力中的一些的图表。在制造具有TSV 的硅晶片的工艺中，该结构经历从诸如250摄氏度之类的高温度降至室温(大约25摄氏度)的冷却。随着该结构冷却，硅和铜材料这二者收缩，但是铜比硅收缩的多。这引起了铜中的张应力，如箭头110所示，这进而引起了硅中的在垂直于TSV圆周(即，径向)的方向上的张应力。如箭头112所示，法线方向上的张应力还引起了硅中的、在与TSV圆周相切的方向上的压缩应力。应力的幅度靠近TSV最为明显，并且随着距TSV的边缘的距离逐渐增加而减少。此外，由于硅固定在晶格结构中，因此应力还倾向于因相对于晶轴处于不同角位置处而少量不同。如本文所用的那样，如果应力的特定方向分量是压缩的，则认为其是负的，或者如果应力的特定方向分量是拉伸的，则认为其是正的。注意，围绕各个TSV中铜导体的Si02电介质阻挡物确实影响引入硅中的应力，但其通过吸收或缓冲铜中的一些应变而如此。即，Si02有些柔韧，并且将会在冷却期间当由铜牵拉时有些径向向内伸展。这种效应减少了铜在冷却后保持的物理变形(即，应变)，但是仍余留显著的应变。图I中所示的是将应力引入硅的余留应变。图2A、图2B和图2C(统称为图2)图示了包含4个TSV 212、214、216和218的硅衬底210区域的简化结构。图2A是该区域的平面图。在此实施方式中，晶片定向于(001)晶体方向，而主平面定向成与[110]方向平行，该[110]方向与图中所示的X轴相同。各个TSV在平面图中通过由Si02绝缘阻挡物围绕的圆形铜过孔表示，尽管可以在其它一些实施方式中使用其它材料用作导体和绝缘阻挡物。为了理解这些应力对载流子迁移率(以及因此对晶体管性能)的影响，可以使用基于3D仿真器的有限元法(FEM)对应力进行仿真和分析。在本文所述的一些仿真中，TSV是铜的，而在其它一些中是钨的。在由于硅晶格对称性导致的简化中，假设允许仅仿真一个TSV的四分之一的应力后果的反射边界(reflective boundary)条件,如方框220所示。在方框220的线上标识出方向X和方向y。此视图标识方向x、方向y和方向z。方框220之上是顶部部分222，该顶部部分是仿真的涂抹材料，以用于将晶片顶部上互联结构的机械效应与从其组成中的那些导出的机械特性近似。如果TSV间距例如是15微米，则TSV直径可以是3微米，并且阻挡物厚度可以是0. 18微米。图2C是图2B的结构中Z-垂直平面的平面图，其位于顶部硅表面220下面2nm处，如图2B中虚线224所示。在仿真中，确定图2C中平面的载流子迁移率针对
晶片定向和[110]主平面定向的改变。发现在n-硅晶片的活性区域的载流子迁移率变化显著小于P-硅晶片中的活性区域的载流子迁移率变化。图3A是沿图2C中线226的载流子迁移率变化的曲线图，线226位于图2C的z_垂直平面，并且线226与X轴平行并且距xz平面IOnm(即，y = IOnm)。图3B是沿图2C中线228的载流子迁移率变化的曲线图，线228位于图2C的z_垂直平面，并且线228与y轴平行并且距yz平面10nm( S卩，x = IOnm)。在各个附图中示出四个曲线图每一个曲线图针对n-硅晶片材料或P-硅晶片材料以及铜TSV材料或钨TSV材料的一个组合。在两个附图中，根据从阻挡物边缘至距阻挡物边缘约10微米的距离处的距离来绘制载流子迁移率变化。注意，该曲线图仅假设热失配应力，而并未考虑来自钨沉积工艺的任何内建应力。可以看出，载流子迁移率的因机械应力导致的改变取决于位置。对于离TSV较近的位置而言，载流子迁移率影响较高，而对于离TSV较远的位置而言，载流子迁移率影响较低。此外，载流子迁移率影响在n-硅和P-硅中不同，基于对TSV的方向而不同，并且基于TSV的材料特性而不同。在n-硅中，载流子迁移率在TSV的任一方向和距离处仅稍微受影 响。最显著的是铜TSV具有的对P-硅中载流子迁移率的影响。P-硅中沿X方向的载流子迁移率从紧邻TSV的大约25%的减少变动至距TSV大约5微米的距离处的仅5%的减少。另一方面，沿y方向的载流子迁移率从紧邻TSV的大约25%的增加变动至距TSV大约5微米的距离处的仅5%的增加。尽管在图3A或图3B中未示出，仿真还揭示载流子迁移率沿以TSV的中心为中心的固定半径弧从在X-轴的为负逐渐转变至在I-轴处为正。因为对迁移率的影响在非常靠近TSV处可以显著，因此现有技术通常规定了 “回避区域”或者“禁止区域”，从而避免在“回避区域”或者“禁止区域”内放置晶体管。例如，在 Vandevelde 等人的 “Thermo-mechanics of 3D-ffafer Level and 3D StackedIC Packaging Technologies”9th Int.Conf. on Therm. , Mech.and Multi-PhysicsSimulations and Exper. in Microelec. and Micro-Systems,(EuroSimE),2008,pp. 1_7(该文献在此通过引用并入)中，分别针对P-沟道晶体管和n-沟道晶体管并且分别针对与晶体方向平行或横切的晶体管电流方向位置来规定回避区域。该回避区域表现为被限定为以TSV的中心为中心的圆圈，并且(在所有角位置内)等于距TSV的中心最远距离的半径，在该最远距离处，载流子在量值上的改变超出5%。对于Vandevelde等人研究的特定材料而言，发现回避区域相当大，特别是对于P-沟道晶体管和较大的TSV直径而言。回收芯片区域图4是图2A的硅衬底区域的平面图，以允许回收与TSV相邻的禁止区域中的一些或全部的方式对该硅衬底区域进行修改，从而这些区域可以用于晶体管。在图4中示出了四个TSV 412、414、416和418。每个TSV包括金属导体材料420，如传统结构中一样，金属导体材料420由电介质阻挡物材料422围绕。然而，在TSV 412、414、416和418中，在各个TSV中还存在围绕电介质阻挡物材料422的附加应力补偿材料424。导体420材料优选地是金属，并且在图4中，它是铜。在其它一些实施方式中，它可以是钨或任何其它导电材料。电介质阻挡物422材料优选地是Si02，但再次，在其它一些实施方式中，它可以是任何其它材料。在尺寸和材料内容上进行选择应力补偿材料424以将应力引入周围的硅中，该应力至少部分与由导体材料420引入的应力相反。例如，如果导体材料为金属，其倾向于将张应力径向地引入周围的硅中，则该应力补偿材料424优选地是SiGe，SiGe倾向于将压缩应力径向地弓I入周围的硅中。两种材料倾向于引入硅中的应力在侧向相对于过孔的至少一个方向的幅度上至少部分地彼此抵消。如本文所用的那样，材料“倾向”于将特定应力引入衬底，如果缺乏作用在该衬底上的其它应力源，则在存在应变材料时该特定应力将在衬底上存在，并且在不存在应变材料时该特定应力不存在。然而，为了简化描述，本文有时将材料描述为将特定应力“引入”衬底，即使在其它应力源附加贡献之后在衬底中所产生的净应力不同。这就是说，词语“倾向于”在本文中有时候仅为了简化描述而省略。图5是图4的TSV 412之一的立体图。应力补偿材料424形成圆柱或套筒(sleeve)，该圆柱或套筒具有与导体材料420大致相同的竖向深度，这在本技术中意味着它们均一直延伸通过晶片到背面。如同本文所有的结构图表一样，图5并不意在按比例绘制。注意，如本文所述的那样，应力补偿材料424的套筒被描述为“围绕”导体材料420，即使它与导体材料420由另外的材料套筒(电介质材料422)隔开。 图5还示出了引入周围材料中的应力的曲线图。这些曲线图显示在X方向上延伸进入硅中的材料的区域中径向方向上的应力，但是曲线的形状在进入硅的任何径向方向上大致相同。曲线510描述了导电材料420倾向于在位于距材料420的边缘的各种距离处引入周围材料的径向应力。在该实施方式中，应力为拉伸性(即，为正)的，并且其量值在与材料420的边缘相邻处最大，并且随着与TSV 412的距离的增加而下降。在硅中的孔的内边缘(如在此所用的那样，其也被认为是TSV 412的外边缘)处，应力具有Si的量值。类似地，曲线512描述了应力补偿材料424倾向于在位于距材料424的外边缘的各种距离处区域引入周围材料的径向应力。在该实施方式中这一应力是压缩性(即，为负)的，并且再次地，其量值在与材料424的边缘相邻处最大，并且随着与TSV 412的距离的增加而下降。在TSV 412的外边缘处，应力补偿材料424倾向于引入硅中的应力具有s2的量值。在图5的实施方式中，si = s2，从而应力完全抵消，从而留下由TSV在所有处理处引入相邻硅中的零净应力。这在图5中由曲线514示出。在其它一些实施方式中，完全抵消应力或者应力在硅中的所有距离处精确彼此抵消并非必需。只要净应力可容许或是由设计、布图或制造工艺适应，则非零净应力可接受。已由导电材料420引入的应力的量值中的任何减小在此被认为是有利的。在某些情形中，如果应力补偿材料424引入硅中的应力多于补偿导体材料420的引入硅中的应力(例如如果应力工程利于一个符号的应力，而导体材料420引入相反符号的应力)，则甚至是更有利的。还注意，尽管铜或其它金属引入的应力为正，但是另一导电材料420可以倾向于引入负的应力。如果如此，则应该选择向硅中弓I入正应力的应力补偿材料424。由于应力补偿材料424，诸如430(图4)之类的晶体管可以被放置成非常靠近TSV的边缘，从而回收否则已经损失到禁止区域的芯片区域。晶体管430例如是沿源自TSV 412的X轴定位的P-沟道晶体管，并且该P-沟道晶体管如此靠近TSV 412以至于其位于禁止区域内。如本文所用的那样，无意在布置在衬底本体本身中或布置在叠置层中的晶体管或其它结构元件的部分之间进行区分。例如，集成电路的所有结构元件(包括阱、扩散、STI区域、栅极电介质层、栅极导体和帽层材料)在此均等同地描述为在衬底“上”或在衬底“中”，并且无意在这两个字之间进行区分。如上所述，经常提及用于TSV中的导体的两种示例材料是铜和钨。因钨导体引入硅中的应力归因于其内部结构并且与温度无关。因使用SiGe作为应力补偿材料424而引入硅中的应力同样归因于其内部结构并且同样与温度无关。因此，在图5中示出为曲线514的净应力对于在预定操作范围中的所有温度而言可以是恒定的。然而，铜应力是不同的。铜应力如上所述地因热失配而产生，并且随着温度降低而减少。因此，如果使用SiGe作为应力补偿材料424，并且导体420为铜，则因材料组合引入硅中的净应力将随着器件在操作期间加热而变化。因此，当使用这种材料组合时，优选地选择SiGe组成和厚度，以便在认识到当温度偏离预定温度时净应力将在应力水平之上和之下变化之后，实现当器件在一些预定温度时在硅中的期望净应力(诸如为零)。备选地，作为例如SiGe之类的晶态材料的替代，应力补偿材料424可以是另一非晶材料， 其引入在预期操作温度范围内与铜相反的热适配应力。在图5的TSV中，缓冲层材料422是Si02并且提供介于导体420和周围的经掺杂的硅之间的电介质阻挡物的功能。在常规TSV中，该阻挡物在径向上越厚，则介于导体420和硅之间的电容越小。应力补偿材料424优选地不掺杂有杂质，这是因为杂质将提高应力补偿材料的导电性。使用未经掺杂的应力补充材料，并且因此在导体420和导体硅之间提供额外的电介质厚度，从而提供进一步的减少电容的附加益处。图6是TSV 602的另一实施方式的立体图，TSV 602可以替代图4中TSV 412、414、416,418中的每一个。它类似于图5中的TSV，除了不是两个单独的材料422和414围绕导体材料420，其中一个执行电介质功能，一个提供应力抵消，TSV 602将所述两个功能结合到单个材料624中。例如，材料624可以是倾向于将应力引入周围的硅中包含杂质的电介质材料，该应力至少部分地抵消导体材料620倾向于引入周围的硅中的应力。图6所示的曲线图与图5中的曲线图类似。曲线610描述了导体材料620倾向于在位于距材料620的边缘各种距离的区域处引入周围材料的径向应力。在该实施方式中该应力是拉伸的(即，为正)，并且它的量值在与材料620的边缘相邻处最大，并且随着距TSV602的距离增加而下降。在TSV 602的外部边缘处，应力具有Si的量值。类似地，曲线612描述了经组合的电介质/应力补偿材料624倾向于在距材料624的边缘的各种距离的区域处引入的径向应力。在该实施方式中该应力是压缩的(即为负)，并且再次，它的量值在与材料620的边缘相邻处最大，并且随着距TSV 602的距离增加而下降。在TSV 602的外部边缘，材料624倾向于引入硅中的应力具有为s2的量值。在图6的实施方式中，si = s2，从而应力完全抵消，留下由TSV在相邻娃中弓I入的零净应力。此外，在图6的实施方式中，两个应力分量倾向于在进入硅的同等距离处同等下降，从而应力继续到完全抵消，留下由TSV在所有距离处向硅中引入的零净应力。如图5的实施方式那样，在其它一些实施方式中，由导体材料620引入的应力可以为负，而由材料624引入的应力可以为正。应力完全抵消并非必需，它们在所有距离处向硅中彼此精确抵消亦非必需，硅中的净应力具有比单独的导体620的净应力大或小的量值亦非必需。优选地，净应力在量值上较小，但是在一些情形中，如果由材料624引入的应力大于补偿，则这甚至可以是有益的。再次，归因于由材料624引入硅中的应力，晶体管可以非常靠近TSV的边缘放置，从而回收否则已经损失到禁止区域的芯片区域。可以理解，还存在其它一些实施方式，其中与图5中的布置相比，电介质材料和应力补偿材料互换，使得电介质材料与导电材料420相邻，而电介质材料围绕应力补偿材料。这种布置与图5的布置相比较不优选，这是因为图5的布置允许由诸如Si02之类的电介质材料赋予的部分应力缓解，以缓冲由应力补偿材料在导体材料上施加的作用力以及反向的作用力。如果没有该缓冲，则这些作用力更有可能引起破裂。可以理解，仍可以有其它一些实施方式，其具有变化的优势和劣势，包括一种材料或其它材料的多于一个的套筒，两种彼此交织的材料的套筒。更进一步地，可以添加又一不同材料或又一些不同材料的附加套筒。更进一步地，作为应力补偿材料的SiGe的一个或多个套筒可以跨其径向厚度生长有非均匀的Ge摩尔分数。又一些其它实施方式是显然的。对于许多实施方式(包括图5和图6的实施方式)而言，理想的是应力补偿层具有与应力诱导导体的竖向深度相当的竖向深度，因为这使得应力下降速率类似。理想的还有应力补偿层是薄的，以减小其占用的侧向面积。使用SiGe补偿Cu的一个显著优势在于数十纳米的SiGe足够抵消由具有若干微米直径的Cu产生的应力。制作设备的方法图7是制作利用本发明一些方面的器件的技术的流程图。假设如图5中的实施方 式所示，电介质阻挡物材料422和应力补偿材料424将使用分开的材料。还假设以下信息已知晶片中孔的直径、孔的深度(即，最终减薄步骤之后晶片的厚度)、TSV导体材料的机械特性、以及导体材料在制造后将表现出的应变。在步骤710中，基于该信息，估计导体材料将倾向于引入周围衬底材料中的应力分布。可以使用诸如来自Synopsys, Inc.的可用的Sentaurus tools之类的TCAD仿真器作出估计,该估计优选地考虑电介质阻挡物材料422的机械特性，包括它的柔软度将减少导体材料420中的应变的程度。在简化中可以假设径向均匀性，但是优选地取而代之地考虑衬底的晶格结构。
在一个实施方式中，计算出的估计作为具有预定形式的等式的系数，或者优选地，计算出的估计仅作为表示围绕TSV的“目标”区域内的多个位置的各个位置处的应力值的数值矩阵。通常目标区域是围绕TSV的矩形或圆形，并且足够大以包括在前假设的禁止区域，但在特定的实施方式中目标区域可以更大或更小，并且不需要关于轴对称，不需要围绕TSV,并且甚至不需要与TSV相邻。例如，如果事先已知一个或多个晶体管将沿X-轴在与TSV间隔的矩形区域内放置，那么必须计算仅在该矩形区域内的应力。此外，必须计算仅在衬底表面上或稍微在它之下的位置处的应力，由于这是晶体管电流流动的地方。然而，为了计算表面上的值，在该表面之下的位置处的应力分布也可以是必须的。在具有其自身内部晶格结构的导体材料(诸如钨)420的实施方式中，该材料中的径向非均匀性也可以考虑在内。在导体材料(诸如铜)420中的应变因热失配而产生的实施方式中，因其随机性而难于将内部晶粒结构考虑在内。取而代之的是对于这些材料假设统一的径向应变。一旦估计了导电材料的应力分布，那么在步骤712中使用该信息来确定应力补偿材料424的组成和厚度。对于SiGe应力补偿材料而言，组成所需的主要值是Ge摩尔分数。大致上，Ge摩尔分数和材料厚度一起确定引入紧邻TSV的衬底的应力(图5中的s2)，然而SiGe材料的套筒竖向延伸进入衬底的深度大致上确定了曲线512的形状。如果SiGe套筒的深度与导体420的深度相同(通常是这样的情形)，则曲线512的形状将与来自导体引入应力的曲线510的形状大致上为镜像。如果仅要求大致上抵消，则因此所要求的Ge摩尔分数和材料厚度可以根据由s2的值索引的预计算的查找表确定。
备选地，为了在衬底上期望的位置处获得期望的净应力分布(例如，0)，可以通过仿真由SiGe套筒引入衬底的应力分布和使用已知的数值优化技术来变化Ge摩尔分数和厚度值来计算Ge摩尔分数和/或SiGe套筒的厚度的更精确的值。注意，在硅衬底中的TSV的内部侧壁上的外延生长的SiGe将具有与硅类似的晶格结构。因此，由外延生长的SiGe应力补偿材料引入衬底的应力将展现与由导体材料引入硅的径向均匀性偏离非常类似的径向均匀性偏离，从而产生合理的良好适配的应力抵消。由于引入晶态衬底的应力并非径向均匀，因此在衬底的表面上目标区域中的大多数位点处，由导体材料420引起的应力具有非零切向分量。然而，受应力补偿材料影响最多的是应力矢量的径向分量。因此，如本文所用的那样，在特定位点处的应力的“部分抵消”指代在该位点处的应力的径向矢量分量的量值的减小。“至少部分抵消”指代径向分量的量值减小，可以包括减小到零或甚至超过零。即，术语“至少部分抵消”包括应力的径向分量的符号的反转，甚至径向分量的最终量值大于原始应力矢量的径向分量的量值。
在确定了 Ge摩尔分数和SiGe套筒424的厚度的值之后，在步骤714中制造器件。已描述了至少三个主要类别的制造工艺(包括TSV形成)，这三个主要类别的制造工艺由在常规制造工艺中的、插入TSV形成步骤的时刻而区分。在一种类别中，TSV在前端处理之前形成(即，在衬底表面之下的诸如扩散和STI之类的结构形成之前)。在第二类别中，TSV在前端处理之后和后端处理之前形成(即，在晶体管之上的诸如层间电介质、接触和互联之类的结构形成之前)。在第三类别中，TSV直到后端处理基本完成之后才形成。为简便起见，第一类别、第二类别和第三类别有时候在本文中分别指代为“过孔首先”工艺、“过孔中间”工艺和“过孔最后”工艺。本发明的一些方面可以包括在这些类别制造工艺的全部中。图8A至图8E (统称为图8)图示了用于形成TSV的制造步骤的顺序，这包括本发明的一些方面。该图示是用于“过孔首先”或“过孔中间”工艺，而且如何将该顺序适配用于“过孔最后”工艺是显然的。图8A示出了硅衬底810的区域，在该区域上已经形成了氧化物层712、和叠置层814，上覆层814例如可以是镍或低k电介质。层812和814层中的材料对于本发明的目的不重要，除了它们不应当是硅并且它们应当如下所述地可图案化。层812和层814是出于与器件制造相关的其它原因而形成，所以它们不需附加工艺步骤。层812和层814随后被图案化，以曝露将定位TSV的孔，并且随后通过已知的手段蚀刻孔，并且该孔深入衬底以用于TSV。图SB示出了图8A的衬底区域，在该区域中已经为TSV而蚀刻孔816。孔大约20-50微米深和直径为2_5微米。然后，SiGe材料424在TSV孔716中外延生长，如图8C所示。基于步骤710中所确定的期望应力分布，SiGe材料可以例如具有大约20-30%的Ge摩尔分数，并且它的厚度可以大约数十纳米。SiGe外延是用于许多制造工艺中其它步骤的熟知技术，并且读者熟悉其具体细节。可以使用例如气相选择性外延工艺或任意其它合适的外延生长工艺执行。如图8C所示，SiGe膜424覆盖TSV孔816的侧壁以及孔的底部。然后，通过诸如CVD和热氧化之类的已知手段在内侧表面上形成常规电介质缓冲氧化物422。如图8D所示，氧化物422覆盖孔816中SiGe材料的内侧表面(包括侧壁和底部)。如图8D进一步所示，孔随后填充有导体材料420。例如，可以使用PVD沉积薄的Cu籽晶，然后使用Cu电镀填充孔的剩余部分。最后，如图SE所示，例如通过研磨工艺从背侧减薄晶片，直到在背侧曝露导体材料420、氧化物422和应力补偿材料424。这产生了如图5所示的TSV结构，其中导体材料420延伸穿过晶片的整个深度，并且SiGe套筒围绕它的整个深度。随后以任何合适的方式(通常使用传统的技术)应用集成电路器件的其余结构元件。具体而言，如图4所示，靠近TSV形成晶体管，该晶体管正好在否则已视为禁止区域的区域内。例如，对于常规地确保距TSV的边缘大约5微米的禁止区域的材料和材料维度而言，加入如本文所述的应力补偿材料424可以将禁止区域减少到离TSV的边缘大约0. 5微米的区域。即，晶体管可以放置成使得扩散区域内最近的位点距TSV的边缘仅0. 5微米。工艺的优化可以减少禁止区域甚至超过该距离。计算机系统 图9是可以用于实施包含本发明的一些方面的软件的计算机系统910的简化框图。计算机系统910通常包括处理器子系统914，处理器子系统914经由总线子系统912与多个周围设备通信。这些周围设备可以包括存储子系统924 (包括存储器子系统926和文件存储子系统928)、用户接口输入设备922、用户接口输出设备920、和网络接口子系统926。输入设备和输出设备允许与计算机系统910的用户交互。网络接口子系统916向外部网络提供接口，其包括对通信网络918的接口，并且网络接口子系统916经由通信网络918连接至其它计算机系统中的相应接口设备。通信网络918可以包括许多互联的计算机系统和通信链路。这些通信链路可以是有线链接、光学链接、无线链接或用于信息通信的任何其它装置。尽管在一种实施方式中通信网络是因特网，但是在其它一些实施方式中通信网络918可以是任何合适的计算机网络。网络接口的物理硬件部件有时指代网络接口卡(NIC)，但是它们不需为卡的形式例如，它们的形式可以是直接装配在母板上的集成电路(IC)和连接器，或者是在计算机系统的具有其它部件的单个集成电路芯片上制造的宏单元。用户接口输入设备922可以包括键盘、指点设备(诸如鼠标、轨迹球、触摸板、或图形写字板、扫描器、在显示设备中包含的触摸屏)、音频输入设备(诸如语音识别系统、麦克风)，以及其它类型的输入设备。总体而言，术语“输入设备”的使用意在包括将信息输入计算机系统910或输入至计算机网络918上的所有可能的设备类型和方法。用户接口输出设备920可以包括显示器子系统、打印机、传真机器、或诸如音频输出设备之类的非视觉显示器。显示器子系统可包括阴极射线管(CRT)、诸如液晶显示器(LCD)之类的平板设备、投影设备、或用于产生可视图像的其它一些装置。显示器子系统还可以提供诸如经由音频输出设备的非视觉显示器。总体而言，术语“输出设备”的使用意在包括将信息从计算机系统910输出至用户或输出至另一机器或计算机系统的所有可能的设备类型和方法。存储子系统924存储提供本发明某些方面的功能性的基本编程和数据结构。例如，实施图7中计算机实施的步骤的功能性的各种模块可以存储在存储子系统924中。这些软件模块一般由处理器子系统914执行。存储器子系统926典型地包括许多存储器，其包括用于存储程序执行期间的指令和数据的主随机存取存储器(RAM) 930和存储固定指令的只读存储器(ROM) 932。文件存储子系统928提供用于程序和数据文件的永久存储，并且可以包括硬盘驱动、与关联的可移动介质一起的软盘驱动、CD ROM驱动、光学驱动或可移动的介质盒。实施本发明的某些实施方式的功能性的数据库和模块可以设置在诸如一个或多个CD-ROM之类的计算机可读介质上(或者可以已经由通信网络918传输至计算机系统910)，并且可以由文件存储子系统928存储。主存储器926除其它东西之外还包括计算机指令，当由处理器子系统914执行该计算机指令时使计算机系统如本文所述的操作或执行功能。如本文所用的那样，描述为在“主机”或“计算机”中或上运行的处理和软件在处理器子系统914上响应于主机存储器子系统926 (包括用于这类指令和数据的任何其它本地或远程存储)中的计算机指令和数据运行。总线子系统912提供用于让计算机系统910的各种部件和子系统根据期望彼此通信的装置。尽管总线子系统912示意地示出为单个总线，但是总线子系统的备选实施方式可以使用多个总线。计算机系统910自身可以具有变化的类型，其包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视机、大型计算机和任何其它数据处理系统或用户设备。由于计算机和网络的不断变化特性，图9中所示的计算机系统910的描述意在仅作为为了图示本发明优选实施方式的具体例子。可以有具有比图9所示的计算机系统的部件更多或 更少的计算机系统910的许多其它配置。还如本文所使用的那样,如果前导子值(predecessor value)影响给定值,则给定值“响应”于前导子值。如果存在干扰处理的元件、步骤或时间段，但给定值仍然可以“响应”于前导子值。如果干扰元件或步骤组合多于一个的值，则处理元件或步骤的输出被认为是“响应”于每个值输入。如果给定值与前导子值相同，则这仅是退化情形，其中给定值仍被认为“响应”于前导子值。类似地定义给定值对另一值的“依赖性”。已经提供了上述的本发明的优选实施方式的说明用于图示和说明。这不意在将本发明穷尽或限制至所公开的精确形式。显然，许多修改和变化对本领域技术人员是显而易见的。尤其，并且没有限制，所描述的、建议的或通过在本申请的背景部分引用并入的变化的任何一个和全部通过引用至本发明的实施方式的此处说明中明确地并入。选择和描述本文所述的实施方式以最好地说明本发明的原理和其实际应用，从而使本领域的其它技术人员理解本发明用于多种实施方式并且具有适合在特定使用中考虑的各种修改。意在本发明的范围由接下来的权利要求及其等同体限定。
权利要求
1.一种集成电路器件，包括 衬底，包括穿过所述衬底的过孔； 所述过孔中的应变的导电第一材料，所述第一材料倾向于引入第一应力至所述衬底中；以及 所述过孔中的应变的第二材料，所述第二材料倾向于引入第二应力至所述衬底中，所述第二应力至少在所述衬底的目标区域内至少部分抵消所述第一应力。
2.根据权利要求I所述的器件，其中在所述目标区域内由所述第一应力和所述第二应力产生的净应力具有小于所述第一应力的量值的量值。
3.根据权利要求I所述的器件，其中在所述目标区域内由所述第一应力和所述第二应力产生的所述净应力基本上为零。
4.根据任一前述权利要求所述的器件，其中所述第一应力和第二应力之一在其径向分量上是压缩的，而另一应力在其径向分量上是拉伸的。
5.根据任一前述权利要求所述的器件，还包括晶体管，所述晶体管至少部分地位于所述衬底的目标区域内。
6.根据任一前述权利要求所述的器件，其中所述目标区域围绕所述过孔。
7.根据任一前述权利要求所述的器件，其中所述第二材料围绕所述过孔中的所述第一材料。
8.根据任一前述权利要求所述的器件，其中所述衬底是晶态的，其中所述过孔限定所述衬底的、围绕所述过孔的内部侧壁，并且其中所述第二材料在所述过孔的内部侧壁上外延生长。
9.根据权利要求8所述的器件，其中所述衬底是硅，并且所述第二材料为SiGe。
10.根据任一前述权利要求所述的器件，还包括在所述过孔中的缓冲材料，并且所述缓冲材料分隔所述第一材料和所述第二材料，所述缓冲材料倾向于吸收所述第一材料和所述第二材料中一者或者两者的应变的一部分。
11.根据权利要求10所述的器件，其中所述缓冲材料包括Si02。
12.根据任一前述权利要求所述的器件，还包括在所述过孔中的电介质材料，并且所述电介质材料围绕所述第一材料。
13.根据权利要求12所述的器件，其中所述电介质材料分隔所述第一材料和所述第二材料，并且倾向于吸收所述第一材料和所述第二材料中的一者或两者的应变的一部分。
14.一种根据任一前述权利要求所述的方法，其中所述第二材料未掺杂有杂质。
15.—种集成电路器件,包括 硅衬底，包括穿过所述硅衬底的过孔； 所述过孔中的金属导体；以及 所述过孔中的SiGe套管，所述SiGe套管围绕所述导体。
16.根据权利要求15所述的器件，其中所述过孔限定所述衬底的、围绕所述过孔的内部侧壁，并且所述SiGe在所述衬底的、在所述过孔中的内部侧壁上外延生长。
17.根据权利要求15至16中任一项所述的器件，还包括所述过孔中的电介质阻挡物套管，所述电介质阻挡物套管围绕所述金属导体。
18.根据权利要求17所述的器件，其中所述电介质阻挡物套管将所述SiGe套管与所述金属导体分隔。
19.根据权利要求17至18中任一项所述的器件，其中所述电介质阻挡物套管包括Si02。
20.根据权利要求15所述的器件，其中所述过孔限定所述衬底的、围绕所述过孔的内部侧壁， 其中所述SiGe在所述硅衬底的、在所述过孔中的内部侧壁上外延生长， 还包括在所述过孔中Si02套管,所述Si02套管围绕所述金属导体并且将所述SiGe套管与所述金属导体分隔。
21.一种根据权利要求15至20中任一项所述的方法，其中所述SiGe套管未掺杂有杂质。
22.一种用于形成集成电路器件的方法，包括如下步骤 提供衬底，所述衬底包括穿过所述衬底的过孔； 提供在所述过孔中的应变的导电第一材料，所述第一材料倾向于引入第一应力至所述衬底中；以及 提供在所述过孔中的应变的第二材料，所述第二材料倾向于引入第二应力至所述衬底中，所述第二应力至少在所述衬底的目标区域内至少部分地抵消所述第一应力。
23.根据权利要求22所述的方法，还包括仿真所述导电材料倾向于引入所述衬底中的应力分布的步骤， 并且其中提供在所述过孔中的应变的第二材料的所述步骤包括提供具有基于来自所述仿真步骤的所述应力分布的物理特征的第二材料的步骤。
24.根据权利要求22至23中任一项所述的方法，其中在所述目标区域内由所述第一应力和所述第二应力产生的净应力具有小于第一应力的量值的量值。
25.根据权利要求22至23中任一项所述的方法，其中在所述目标区域内由所述第一应力和所述第二应力产生的所述净应力基本上为零。
26.根据权利要求22至25中任一项所述的方法，其中所述第一应力和第二应力之一在其径向分量上是压缩的，而另一应力在其径向分量上是拉伸的。
27.根据权利要求22至26中任一项所述的方法，还包括至少部分地在所述衬底的部分目标区域内形成晶体管的步骤。
28.根据权利要求22至27中任一项所述的方法，其中所述目标区域围绕所述过孔。
29.根据权利要求22至28中任一项所述的方法，其中所述第二材料围绕在所述过孔中的所述第一材料。
30.根据权利要求22至29中任一项所述的方法，其中所述衬底是晶态的，其中所述过孔限定所述衬底的、围绕所述过孔的内部侧壁，以及其中提供在所述过孔中的应变的第二材料的步骤包括在所述过孔的内部侧壁上外延生长所述第二材料的步骤。
31.根据权利要求22至30中任一项所述的方法，其中所述衬底是硅，并且其中所述第二材料为SiGe。
32.根据权利要求31所述的方法，其中所述SiGe套管未掺杂有杂质。
33.根据权利要求22至32中任一项所述的方法，还包括提供在所述过孔中的缓冲材料的步骤，所述缓冲材料将所述第一材料和所述第二材料分隔，所述缓冲材料倾向于吸收所述第一材料和所述第二材料中一者或者两者的应变的一部分。
34.根据权利要求33所述的方法，其中所述缓冲材料包括Si02。
35.根据权利要求22至34中任一项所述的方法，还包括提供在所述过孔中并且围绕所述第一材料的电介质材料的步骤。
36.根据权利要求35所述的方法，其中所述电介质材料将所述第一材料和所述第二材料分隔，并且所述电介质材料倾向于吸收所述第一材料和所述第二材料中的一者或两者的应变的一部分。
37.一种用于形成集成电路的方法，包括如下步骤 提供硅衬底，所述硅衬底包括穿过所述硅衬底的过孔； 形成在所述过孔中的金属导体；以及 形成在所述过孔中并且围绕所述导体的SiGe套管。
38.根据权利要求37所述的方法，其中所述过孔限定所述衬底的、围绕所述过孔的内部侧壁， 并且其中形成SiGe套管的步骤包括在所述硅衬底的、在所述过孔中的内部侧壁上外延生长SiGe套管的步骤。
39.根据权利要求38所述的方法，还包括仿真所述金属导体材料倾向于引入所述衬底的应力分布的步骤，以及基于来自所述仿真步骤的所述应力分布来确定期望的Ge摩尔分数的步骤， 并且其中外延生长SiGe套管的步骤包括生长所述SiGe以展现所述期望的Ge摩尔分数的步骤。
40.根据权利要求38所述的方法，还包括仿真所述金属导体倾向于引入至所述衬底的应力分布的步骤， 并且其中外延生长所述SiGe套管的步骤包括基于来自所述仿真步骤的应力分布将所述SiGe生长至径向厚度的步骤。
41.根据权利要求37至40中任一项所述的方法，还包括形成在所述过孔中并且围绕所述金属导体的材料的步骤。
42.根据权利要求41所述的方法，其中所述电介质阻挡物套管将所述SiGe套管与所述金属导体分隔。
43.根据权利要求42所述的方法，其中所述电介质阻挡物套管包括Si02。
44.根据权利要求37所述的方法，其中所述过孔限定所述衬底的、围绕所述过孔的内部侧壁， 还包括形成在所述过孔中的Si02套管的步骤，所述Si02套管围绕所述金属导体并且将所述SiGe套管与所述金属导体分隔， 还包括仿真所述金属导体倾向于引入至所述衬底的应力分布的步骤， 以及还包括基于来自所述仿真步骤的所述应力分布确定期望的Ge摩尔分数的步骤， 以及其中形成SiGe套管的步骤包括基于来自所述仿真步骤的所述应力分布在所述硅衬底的、在所述过孔中的内部侧壁上外延生长的SiGe套管生长至径向厚度并且从而所述SiGe展现所述期望的Ge摩尔分数的步骤。
45.根据权利要求37至44中任一项所述的方法，其中所述SiGe套管未掺杂有杂质。
全文摘要
总体而言，一种集成电路器件，包括衬底，该衬底包括穿过该衬底的过孔，位于过孔中的应变的导电第一材料和位于过孔中的应变的第二材料，该第一材料倾向于引入第一应力至所述衬底中，该第二材料倾向于引入第二应力至所述衬底中，第二应力至少部分抵消所述第一应力。在一个实施方式中，在硅晶片的过孔的内部侧壁上外延生长SiGe。随后在所述SiGe的内侧表面上形成SiO2，并且金属形成至中心。由SiGe引入的应力倾向于抵消由金属引入的应力，从而减少或消除硅中的不期望的应力，并且允许晶体管非常接近TSV放置。
文档编号H01L21/768GK102742000SQ201180007733
公开日2012年10月17日 申请日期2011年1月10日 优先权日2010年1月14日
发明者V·莫洛兹 申请人:新思科技有限公司