一种用于形成硬掩膜层的方法

一种用于形成硬掩膜层的方法
【专利摘要】本发明公开了一种用于形成硬掩膜层的方法，包括：提供衬底，在所述衬底上预先形成有具有图案的牺牲层；在所述衬底的表面以及所述牺牲层的表面和侧壁上形成硅层；执行回蚀刻，以在所述牺牲层的侧壁上形成由所述硅层构成的间隙壁；执行横向外延生长，以在所述间隙壁的表面上形成锗硅外延层；以及去除所述牺牲层，留下所述间隙壁和所述锗硅外延层，作为所述硬掩膜层。该方法克服了采用PR掩膜或者顶部呈圆弧状的硬掩膜所存在的问题从而能够获得良好的LWR和CD均一性，并且该方法可与传统工艺兼容从而能够降低成本。
【专利说明】—种用于形成硬掩膜层的方法
【技术领域】
[0001]本发明涉及半导体制造领域，且具体而言，涉及一种用于形成硬掩膜层的方法。此外，本发明还涉及利用该硬掩膜层进行自对准双重构图(SADP, Self-Aligned DoublePatterning)的方法。
【背景技术】
[0002]随着半导体器件尺寸不断缩小，光刻关键尺寸(⑶)逐渐接近甚至超过了光学光刻的物理极限，由此给半导体制造技术尤其是光刻技术提出了更加严峻的挑战。而双重构图技术也适时而至，其基本思想是通过两次构图形成最终的目标图案，以获得单次构图所不能达到的光刻极限。
[0003]双重构图技术目前主要包括下列三种:SADP (自对准双重构图)、LELE (光刻-蚀刻-光刻-蚀刻)DP和LLE (光亥Ij -光刻-蚀刻)DP。
[0004]LELE DP技术遵循光刻-蚀刻-光刻-蚀刻的工艺顺序，其主要原理是:首先在第一层光刻胶上通过曝光显影形成第一部分图案，接着通过蚀刻将该部分图案转移到下层硬掩膜材料层上，然后再旋涂第二层光刻胶并通过曝光显影形成第二部分图案，最后通过蚀刻将两部分图案最终转移到目标材料层上。第20100136784号美国专利申请中公开了该技术的【具体实施方式】。
[0005]LLE DP技术也称作双重光刻技术，其遵循光刻-光刻-蚀刻的工艺顺序，主要原理是:首先利用第一块掩膜版曝光，在第一层光刻胶上形成第一部分图案，接着旋涂第二层光刻胶，然后利用第二块掩膜版曝光，在第二层光刻胶上形成第二部分图案，最后进行蚀刻和清洗，将两次曝光得到的图案同时转移到目标材料层上。
[0006]SADP技术的主要原理是:首先在预先形成的光刻胶图案两侧形成间隙壁(spacer)，然后去除光刻胶图案，并将间隙壁图案转移到目标材料层上，从而使单位面积内可形成的图案数量翻倍，即图案之间的最小间距(Pitch)可减小至⑶的二分之一。
[0007]在上述三种技术中，LELE DP技术和LLE DP技术由于两次使用光刻胶，所以对光刻胶的线性度要求很高，并且因此也使得制造成本提高，以致其应用受到局限。而SADP技术由于仅单次使用光刻胶，并且能够突破CD的物理极限而使最小间距减小至CD的二分之一，因而尤其适用于制造⑶在32nm以下的半导体器件。
[0008]目前，通常这样来进行SADP双重构图:首先，通过例如化学气相沉积(CVD)法，在待蚀刻的目标材料层上形成由光致抗蚀剂(PR)或氧化硅等等构成的牺牲材料层；接着，通过例如光刻和蚀刻工艺等对牺牲材料层进行构图，使其具有图案；然后，通过CVD法或原子层沉积(ALD)法，在牺牲材料层上形成硅层，并在无掩膜层的情况下蚀刻该硅层，以至少露出牺牲层的顶表面，从而仅在牺牲层的侧壁上保留硅层(又称为“间隙壁层；接着，通过干法或湿法剥离，去除牺牲层而仅留下间隙壁层；最后，以间隙壁层作为硬掩膜层，对目标材料层进行蚀刻，以使其具有预定图案。
[0009]然而，尽管这种技术具有诸多优点，但由于形成间隙壁时采用了全面回蚀刻工艺，因而得到的间隙壁顶部呈圆弧状，如图1所示。利用这种具有圆弧状顶部的硬掩膜层对目标材料层进行构图，会导致构图后的目标材料层中图案的高度均一性较差，从而使线宽粗糙度(LWR)和CD均一性均较差，进而导致最终制作的半导体器件性能降低。
[0010]鉴于上述原因，需要一种改进的自对准双重构图方法，期望该方法能够克服传统工艺的上述缺陷，并且能够容易与传统CMOS工艺兼容。

【发明内容】

[0011]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0012]为解决上述现有技术中存在的问题，根据本发明的一个方面，提供一种用于形成硬掩膜层的方法，包括:提供衬底，在所述衬底上预先形成有具有图案的牺牲层；在所述衬底的表面以及所述牺牲层的表面和侧壁上形成硅层；执行回蚀刻，以在所述牺牲层的侧壁上形成由所述硅层构成的间隙壁；执行横向外延生长，以在所述间隙壁的表面上形成锗硅外延层；以及去除所述牺牲层，留下所述间隙壁和所述锗硅外延层，作为所述硬掩膜层。
[0013]优选地，所述硅层采用原子层沉积法形成。
[0014]优选地，所述横向外延生长是在50(Tl00(rC的温度且10-100托的压强下，以包含SiCl4, SiH4和SiH2Cl2中的至少一种以及GeH4的混合气体为源气体进行的。
[0015]优选地，所述牺牲层采用干法剥离或湿法剥离去除，而不是干法蚀刻去除。
[0016]优选地，所述牺牲层包含SiN、SiO2、光致抗蚀剂和先进构图膜材料中的至少一种。
[0017]优选地，所述硬掩膜层中的最小间距不大于所述牺牲层中的最小间距的三分之
O
[0018]根据本发明的另一个方面，提供一种用于自对准双重构图的方法，所述方法包括:提供衬底，在所述衬底上形成目标材料层；在所述目标材料层上形成具有图案的牺牲层；以及使用根据如上所述本发明的方法形成的硬掩膜层进行掩蔽来执行后续工艺。
[0019]优选地，在所述目标材料层和所述牺牲层之间形成有第三硬掩膜材料层、蚀刻停止层和界面层中的至少一种。
[0020]优选地，所述后续工艺为蚀刻工艺、离子注入工艺或选择性外延生长工艺。
[0021]本发明进一步提供一种包含通过如上所述的方法制造的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。
[0022]本发明进一步提供一种包含通过如上所述的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。
[0023]根据本发明的方法能够克服如上所述在现有技术中由于采用PR掩膜或者顶部呈圆弧状的硬掩膜而存在的问题，从而能够获得良好的LWR和⑶均一丨丨生。而且,通过一次光刻和两次蚀刻工艺就能够形成间距大约为CD的三分之一的小间距图案，从而能够降低制造成本。此外，根据本发明的方法还可以利用传统工艺设备，例如，使用具有248nm波长的KrF准分子激光器作为光源的光刻设备，来形成间距在32nm以下的小间距图案，从而容易与传统CMOS工艺兼容。此外，根据本发明的方法由于简单易行，因而可以实现可靠的在线工艺控制。
【专利附图】

【附图说明】
[0024]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中:
[0025]图1是示出了现有的SADP技术中所存在的问题的示意性剖面图；
[0026]图2A-2E是示出了根据本发明示例性实施例的用于形成硬掩膜层的方法中各个步骤的示意性剖面图；
[0027]图3是示出了根据本发明示例性实施例的用于形成硬掩膜层的方法的示例性实施例的流程图；以及
[0028]图4A-4B是示出了利用本发明的硬掩膜层对目标材料层执行自对准构图工艺的示意性剖面图。
[0029]应当注意的是，这些图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些图并未按比例绘制，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，并且这些图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。例如，为了清楚起见，可以缩小或放大分子、层、区域和/或结构元件的相对厚度和定位。在附图中，使用相似或相同的附图标记表示相似或相同的元件或特征。
【具体实施方式】
[0030]现在，将参照附 图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0031]应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终表示相同的元件。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。应当以相同的方式解释用于描述元件或层之间的关系的其他词语(例如，“在……之间”和“直接在……之间”、“与……相邻”和“与……直接相邻”、“在……上”和“直接在……上”等)。
[0032]此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离根据本发明的示例性实施例的教导的情况下，以下所讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。
[0033]为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、“下面的”、“在……上方”、“上面的”等，用来描述如在图所示的一个元件或特征与其他元件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他元件或特征下方”或“在其他元件或特征之下”的元件之后将被定位为“在其他元件或特征上方”或“在其他元件或特征之上”。因而，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。
[0034]这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0035]在此，参照作为示例性实施例的优选实施例(和中间结构)的示意性剖面图来描述根据本发明的示例性实施例。这样，预计会出现例如由制造技术和/或容差引起的示出的形状的变化。因此，示例性实施例不应当被解释为仅限于在此示出的区域的具体形状，而是还可以包含例如由制造所导致的形状偏差。例如，示出为矩形的注入区域在其边缘可以具有倒圆或弯曲的特征和/或注入浓度的梯度变化，而不仅是从注入区域到非注入区域的二元变化。同样，通过注入形成的掩埋区会导致在该掩埋区与注入通过的表面之间的区域中也会存在一些注入。因此，图所示出的区域实质上是示意性的，它们的形状并非意图示出器件中的各区域的实际形状，而且也并非意图限制根据本发明的示例性实施例的范围。
[0036]除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字 典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。
[0037][示例性实施例]
[0038]下面，将参照图2A-2E以及图3来详细说明根据本发明示例性实施例的用于在半导体制造过程中形成硬掩膜层的方法。
[0039]参照图2A-2E，其中示出了根据本发明示例性实施例的用于形成硬掩膜层的方法中各个步骤的示意性剖面图。
[0040]首先，提供衬底210。如图2A所示，在衬底210上预先形成有目标材料层220，并且在目标材料层220上预先形成有具有图案的牺牲层230。
[0041]衬底210的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。
[0042]目标材料层220可以是形成在衬底上的互连布线层、层间介电层、栅极材料层或者硬掩膜层。所述互连布线层的构成材料选自钨、硅化钨、铝、钛和氮化钛中的至少一种。所述层间介电层的构成材料可以选自低介电常数(k)材料或超低k材料，例如，由美国加州圣大克劳拉市Applied Materials公司市售的Black Diamond? II (BDII)电介质、由Dow
Chemical公司市售的&|彳(|(与Cyclotene:'苯环丁烯)介电材料。所述栅极材料层的构成
材料选自多晶娃和招中的一种。所述硬掩膜层的构成材料选自氧化物、未掺杂娃玻璃、玻璃上硅、SiON、SiN、SiBN、BN和高k材料中的至少一种。需要说明的是，目标材料层220是可选而非必选的，可根据实际情况加以取舍。
[0043]牺牲层230可以由SiN或SiO2构成。作为示例，本实施例中用SiN构成牺牲层230。此外，牺牲层230也可以由光致抗蚀剂或先进构图膜(APF, Advanced PatterningFi Im)材料构成。其中，APF材料可从加州的圣塔克拉拉的应用材料公司获得，例如AdvancedPatterning Film?。这种APF材料使用双层构图膜层叠而成,将可剥离CVD碳硬掩膜技术与电介质抗反射涂覆(DRAC)技术相结合，以实现大高宽比的接触蚀刻。APF材料的进一步的资料以及对其进行构图以使其具有图案的工艺方法可参见申请号为200810132400.2的中国专利申请，在该文献中对此有详细描述。
[0044]当然，牺牲层230并不仅限于这两种材料，而是只要是能够通过干法或湿法剥离而无需干法蚀刻即可去除的材料均适用于本发明。也就是说，能够通过干法或湿法剥离而无需干法蚀刻即可去除的现有的或者将来可能出现的材料都可以用于构成本发明中的牺牲层，因此也都落入在本发明的范围内。另外，通过诸如光刻和蚀刻等常规工艺对牺牲层230进行构图以使其具有图案的工艺方法和条件等为本领域技术人员所公知，在此不再赘述。
[0045]除上述的膜层之外，在牺牲层230形成之前，还可以在目标材料层220上形成蚀刻停止层或界面层(interface layer),以便在对目标材料层进行蚀刻时保护下层膜层不会由于过蚀刻(over-etch)而造成损伤。蚀刻停止层和界面层的构成材料可以例如为SiN、SiO2或电介质材料。形成蚀刻停止层和界面层的工艺条件和参数为本领域技术人员所公知，在此亦不再赘述。这里需说明一点，在本发明中，蚀刻停止层和界面层还可在后续外延生长时充当掩蔽层，以进行选择性外延生长。
[0046]接着，在衬底210的表面以及牺牲层230的表面和侧壁上形成硅层240，如图2B所示。作为一个示例，可以通过 在温度约为800-1200?且气压为100-760托的条件下分解包含51(:12、51(:13和31(:14中的至少一种的源气体来形成由单晶硅构成的硅层240。作为另一个示例，可以通过在50(T70(TC的温度下以SiH4为源气体来形成硅层240。更多形成单晶硅层的工艺方法和条件可参见申请号为99801049.9的中国专利申请，在该文献中对此有详细描述。
[0047]此外，除CVD法外，优选地，还可以通过ALD法来形成硅层240，以便对下层膜层(例如，目标材料层220和牺牲层230)的表面具有较好的覆盖性。
[0048]接着，执行回蚀刻，去除位于牺牲层230的顶表面上方的硅层240，以至少露出牺牲层230的顶表面，从而在牺牲层230的侧壁上形成由硅层240的一部分构成的间隙壁240a，如图2C所示。回蚀刻所采用的工艺可以是半导体制造领域中常规的等离子体蚀刻(RIE)工艺。
[0049]这里，需提请注意的是，从图2C中示意性剖面图可清楚看出，间隙壁240a的顶部呈圆弧状。如果在去除牺牲层230之后直接使用这样的间隙壁240a作为硬掩膜执行后续的蚀刻工艺，则必定会导致较差的CD均一性。
[0050]因此，在如上所述执行回蚀刻之后，执行横向外延生长，以在间隙壁240a的表面上形成锗娃外延层240b,如图2D所示。
[0051]作为示例，锗硅外延层340b的外延生长可以采用SiCl4、SiH4或SiH2Cl2作为硅源气体并且采用GeH4、HCl和H2等的混合气体作为锗源气体。其中，硅源气体的流速为3(T300sccm，锗源气体中GeH4的流速为5~500sccm，且优选为5~50sccm，HCl的流速为50^200sccm, H2的流速为5~50sccm。这里，sccm是标准状态下，即I个大气压、25°C下,每分钟I立方厘米(lml/min)的流量。此外，该锗硅横向外延的温度为50(Tl000°C且压强为10~100托。
[0052]锗硅外延层240b的外延生长工艺目前已经非常成熟，因而可容易获得更多的适用于本发明的锗硅横向外延工艺，在此不再赘述。
[0053]接着，去除牺牲层230，留下间隙壁240a和锗硅外延层240b，作为本发明的硬掩膜层250，如图2E所示。由于本实施例中采用SiN构成牺牲层230，所以可用磷酸通过湿法剥离(即湿法清洗)将其去除。如果采用SiO2构成牺牲层230，则可以使用稀释的氢氟酸(DHF)通过湿法清洗来去除。去除牺牲层230的工艺条件和参数为本领域技术人员所公知，在此不再赘述。
[0054]此外，如图2E所示，通过本发明的方法制得的最小间距P2与作为现有技术光刻极限CD的最小间距P1相比明显减小，并且可以减小至CD的三分之一以下。例如，浸没式光刻技术的极限CD为32nm，而利用本发明的方法，可以获得Ilnm左右的小间距。此外，由于本发明的方法克服了现有技术制作的硬掩膜层顶部不平直而呈圆弧状的问题，因而较之于现有技术可以获得较好的LWR和CD均一性。由此可见，由于通过横向外延生长而形成的锗硅外延层的宽度W决定了最终获得的间距，因此在此为关键参数之一。例如，若P1在设计阶段被设定为32]11]1,且12 (即锗娃外延层240b的宽度)在实际制造时被制作为12nm,那么，最终获得的P2=P1IW2=Sm^这里，应认识到，也可以将P1设计为满足=P1=WfZW2且W1=W2,以使P2=W1=W2=IAP1，从而实现等间距的双构图。当然，也可以将W2设计为大于P2，用于后段的铜互连，这是因为在后段的铜互连中，要求金属线宽(例如铜线宽)最好能比金属层间介电层(IMD)的宽度小，以降低铜连线之间的互`相击穿。另外，也可以将W2设计为小于P2，用于某些180度拐角的位置，以降低金属布线(例如铜连线)断开的几率。在实际应用中，锗硅外延层的宽度W1易于通过控制外延生长的温度和时间等参数加以控制。
[0055]此外，需予以理解的是，出于成本控制的目的，上述每道工序也可选用现有技术中的常规单项工艺，因而无需开发新的工艺，仅结合现有技术和传统设备就能够实施根据本发明的用于形成硬掩膜层的方法。此外，根据本发明的方法由于简单易行，因而可以实现可靠的在线工艺控制。
[0056]参照图3，其中示出了根据本发明示例性实施例的方法的流程图。
[0057]首先，在步骤S301，提供衬底，在所述衬底上预先形成有具有图案的牺牲层。
[0058]接着，在步骤S302，在所述衬底的表面以及所述牺牲层的表面和侧壁上形成硅层。
[0059]接着，在步骤S303，执行回蚀刻，以在所述牺牲层的侧壁上形成由所述硅层构成的间隙壁。
[0060]接着，在步骤S304，执行横向外延生长，以在所述间隙壁的表面上形成锗硅外延层。
[0061]最后，在步骤S305，去除所述牺牲层，留下所述间隙壁和所述锗硅外延层，作为所述硬掩膜层。
[0062][本发明的有益效果][0063]下面，参照图4A-4B进一步结合具体应用对根据本发明的用于形成硬掩膜层的方法的有益效果进行描述。图4A-4B示意性示出了利用根据本发明方法形成的硬掩膜层对目标材料层执行的自对准构图工艺步骤。
[0064]如图4A所示，首先，如上所述通过根据本发明的方法在目标材料层420上形成硬掩膜层450。
[0065]然后，使用硬掩膜层450进行掩蔽，蚀刻目标材料层420，以将硬掩膜层的图案转移至目标材料层，从而形成具有预定图案的目标材料层420a，如图4B所示。蚀刻所采用的工艺是本领域公知的，在此不再赘述。
[0066]这里，需予以理解的是，通过上述方式可以在目标材料层420形成栅结构、位线和/或有源区，作为后续形成的半导体器件的一部分。作为一个示例，将要在目标材料层420中形成栅结构图案，在此情况中，目标材料层420可以是导电层(例如，多晶硅层)或者金属层(例如，钨层或硅化钨层)。作为另一个示例，将要在目标材料层420中形成位线图案，在此情况中，目标材料层420可以是金属层(例如，钨或铝层)。需要提请注意，也可以利用本发明的硬掩膜层在目标材料层420中形成有源区图案，在此情况中，目标材料层420可以是半导体衬底，此时硬掩膜层450作为有源区离子注入时的掩蔽层。另外，也可以利用本发明的硬掩膜层作为选择性外延生长的掩蔽层，并且还可以将其用于将来出现的需要掩蔽层的任何工艺。
[0067]从图4B的示意性剖面图中可以看出，由于采用本发明的方法形成的硬掩膜层顶部非常平直且高度具有较佳的均一性，所以转移至目标材料层中的图案的CD也能够具有较佳的均一性。因此，本发明的方法能够克服现有工艺存在的CD均一性较差的问题，进而能够改善最终形成的半导体器件的性能。
[0068][本发明的工业实用性]
[0069]根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM (DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子广品中。
[0070]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种用于形成硬掩膜层的方法，包括: 提供衬底，在所述衬底上预先形成有具有图案的牺牲层； 在所述衬底的表面以及所述牺牲层的表面和侧壁上形成硅层； 执行回蚀刻，以在所述牺牲层的侧壁上形成由所述硅层构成的间隙壁； 执行横向外延生长，以在所述间隙壁的表面上形成锗硅外延层；以及 去除所述牺牲层，留下所述间隙壁和所述锗硅外延层，作为所述硬掩膜层。
2.根据权利要求1所述的方法，其中，所述硅层采用原子层沉积法形成。
3.根据权利要求1所述的方法，其中，所述横向外延生长是在50(Ti00(rc的温度且10-100托的压强下，以包含SiCl4、SiH4和SiH2Cl2中的至少一种以及GeH4的混合气体为源气体进行的。
4.根据权利要求1所述的方法，其中，所述牺牲层采用干法剥离或湿法剥离去除，而不是干法蚀刻去除。
5.根据权利要求4所述的方法，其中，所述牺牲层包含SiN、Si02、光致抗蚀剂和先进构图膜材料中的至少一种。
6.根据权利要求1至5中任一项所述的方法，其中，所述硬掩膜层中的最小间距不大于所述牺牲层中的最小间距的三分之一。
7.一种用于自对准双重构图的方法，所述方法包括: 提供衬底，在所述衬底上形成目标材料层； 在所述目标材料层上形成具有图案的牺牲层；以及 使用如权利要求广6中任一项所述的方法形成的硬掩膜层进行掩蔽来执行后续工艺。
8.根据权利要求7所述的方法，其中，在所述目标材料层和所述牺牲层之间形成有第三硬掩膜材料层、蚀刻停止层和界面层中的至少一种。
9.根据权利要求7所述的方法，其中，所述后续工艺为蚀刻工艺、离子注入工艺或选择性外延生长工艺。
【文档编号】H01L21/033GK103489758SQ201210196978
【公开日】2014年1月1日 申请日期:2012年6月14日 优先权日:2012年6月14日
【发明者】王新鹏, 洪中山 申请人:中芯国际集成电路制造(上海)有限公司