FinFET及其制造方法
【专利摘要】本申请公开了一种FinFET及其制造方法，该FinFET包括：半导体衬底；半导体衬底上的应力作用层；应力作用层上的半导体鳍片，该半导体鳍片包括沿着其长度方向延伸的两个侧壁；半导体鳍片的侧壁上的栅极介质层；栅极介质层上的栅极导体层；以及半导体鳍片的两端处的源区和漏区，其中应力作用层在半导体鳍片下方与半导体鳍片平行延伸，使得应力作用层沿着半导体鳍片的长度方向对半导体鳍片施加应力。
【专利说明】FinFET及其制造方法
【技术领域】
[0001]本发明涉及半导体技术，更具体地涉及应变FinFET及其制造方法。
【背景技术】
[0002]集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。在MOSFET的尺寸按比例缩小时，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。
[0003]为了抑制短沟道效果，在美国专利US6，413，802中公开了在SOI上形成的FinFET，包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而反型层形成在沟道各侧上。鳍片中的沟道区厚度很薄，使得整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。
[0004]已知向MOSFET的沟道区施加合适的应力可以提高载流子的迁移率，从而减小导通电阻并提高器件的开关速度。然而，在FinFET中，在源/漏方向上难以向沟道施加合适的应力。因此，在FinFET中采用应变技术仍然是困难的。
【发明内容】
[0005]本发明的目的是提供一种应变FinFET以改善器件的性能。
[0006]根据本发明的一方面，提供一种制造FinFET的方法，包括:在半导体衬底上形成应力作用层；在应力作用层上形成半导体层；采用半导体层形成半导体鳍片，该半导体鳍片包括沿着其长度方向延伸的两个侧壁；在半导体鳍片的侧壁上形成栅极介质层；在栅极介质层上形成栅极导体层，使得栅极介质层夹在栅极导体层和半导体鳍片之间；以及在半导体鳍片的两端形成源区和漏区，其中应力作用层在半导体鳍片下方与半导体鳍片平行延伸，并且应力作用层沿着半导体鳍片的长度方向对半导体鳍片施加应力。
[0007]根据本发明的另一方面，提供一种FinFET，包括:半导体衬底；半导体衬底上的应力作用层；应力作用层上的半导体鳍片，该半导体鳍片包括沿着其长度方向延伸的两个侧壁；半导体鳍片的侧壁上的栅极介质层；栅极介质层上的栅极导体层；以及半导体鳍片的两端处的源区和漏区，其中应力作用层在半导体鳍片下方与半导体鳍片平行延伸，使得应力作用层沿着半导体鳍片的长度方向对半导体鳍片施加应力。
[0008]优选地，该应力作用层沿着半导体鳍片的长度方向的第一尺寸大于沿着半导体鳍片的宽度方向的第二尺寸。
[0009]优选地，该应力作用层的第二尺寸大于半导体鳍片的宽度。
[0010]优选地，在形成栅极介质层和栅极导体层的步骤之间形成浅沟槽隔离，或者在形成半导体层和形成半导体鳍片之间形成浅沟槽隔离，以限定FinFET的有源区以及应力作用层的第一尺寸，使得应力作用层在半导体鳍片的长度方向上的两个端部与浅沟槽隔离邻接。
[0011]根据本发明的FinFET利用应力作用层沿着半导体鳍片的长度方向对半导体鳍片施加应力，以提高载流子的迁移率，从而减小导通电阻并提高器件的开关速度。
【专利附图】
【附图说明】
[0012]图1至6示出根据本发明的一个实施例的用于制造FinFET的方法的一部分步骤中的半导体结构的截面图。
[0013]图7a、7b和7c示出根据本发明的一个实施例的用于制造FinFET的方法的进一步的步骤中的半导体结构的俯视图以及沿着两个方向获取的截面图。
[0014]图8至11示出根据本发明的一个实施例的用于制造FinFET的方法的进一步的一部分步骤中的半导体结构的截面图。
[0015]图12a、12b和2c示出根据本发明的另一个实施例的用于制造FinFET的方法的一个步骤中的半导体结构的俯视图以及沿着两个方向获取的截面图。
[0016]图13至23示出根据本发明的另一个实施例的用于制造FinFET的方法的进一步的一部分步骤中的半导体结构的截面图。
[0017]图24示出根据本发明的FinFET的透视图。
【具体实施方式】
[0018]以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0019]为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0020]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其他的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0021]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
[0022]在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“在未使用附加的光致抗蚀剂掩模的情形下”指光致抗蚀刻剂掩模是可选的，在本文中仅仅描述未使用附加的光致抗蚀剂掩模的实例。然而，相应的步骤也可以在使用附加的光致抗蚀剂掩模的情形下进行，虽然这可能使得制造工艺变得复杂。
[0023]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0024]除非在下文中特别指出，FinFET中的各个部分可以由本领域的技术人员公知的材料构成。半导体衬底或半导体层由半导体材料组成，例如包括II1-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如S1、Ge。栅极导体层可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅导体或者是其他导电材料，例如为 TaC、TiN、TaTbN,TaErN,TaYbN, TaSiN、HfSiN、MoSiN、RuTax,NiTax, MoNx、TiSiN、TiCN、TaAlC、TiAIN、TaN、PtSix、Ni3S1、Pt、Ru、Ir、Mo、HfRu、RuOx 和所述各种导电材料的组合。栅极介质层可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括Si02、HfO2, ZrO2, A1203、TiO2,La2O3,氮化物例如包括Si3N4,硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO3,钛酸盐例如包括SrTiO3，氧氮化物例如包括SiON。并且，栅极介质层不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极介质层的材料。
[0025]根据本发明的一个实施例，执行图1至11所示的步骤以制造应变FinFET，在图中示出了不同阶段的半导体结构的截面图。
[0026]如图1所示，通过已知的沉积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体衬底101 (例如体硅)上依次形成应力作用层102 (例如SiGe)和半导体层103 (例如Si)。应力作用层102例如是外延生长的SiGe层，Ge的重量百分比约为5-10%，厚度约10-50nm。半导体层103例如是外延生长的Si层，厚度约为20-150nm。半导体层103将形成FinFET的鳍片。
[0027]在半导体层103上进一步形成衬垫氧化物层104 (例如氧化硅)和衬垫氮化物层105 (例如氮化硅)。在一个实例中，可以通过热氧化形成衬垫氧化物层104，以及通过化学气相沉积形成衬垫氮化物层105。衬垫氧化物层104可以减轻衬底101和衬垫氮化物层105之间的应力，厚度例如为2-5nm。衬垫氮化物层105在随后的化学机械抛光(CMP)工艺中用作停止层，厚度例如10-50nm。
[0028]然后，通过旋涂在衬垫氮化物层105上形成光致抗蚀剂层201，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层201形成例如条带的图案。
[0029]然后，利用光致抗蚀剂层201作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀亥IJ、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，从上至下依次去除衬垫氮化物层105和衬垫氧化物层104的暴露部分。该蚀刻在半导体层103的表面停止。垫氮化物层105和衬垫氧化物层104的剩余部分一起，在随后的步骤中作为用于形成鳍片时的硬掩模以及形成鳍片后的保护层。
[0030]在一个实例中，可以通过两步反应离子蚀刻形成硬掩模，首先采用相对于氧化物选择性蚀刻氮化物的蚀刻剂，去除衬垫氮化物层105的暴露部分，然后采用相对于半导体材料选择性蚀刻氧化物的蚀刻剂，去除衬垫氧化物层104的暴露部分。
[0031]在上述蚀刻步骤之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层201，如图2所
/Jn ο
[0032]然后，利用衬垫氮化物层105和衬垫氧化物层104—起作为形成硬掩模，通过上述的干法蚀刻或湿法蚀刻，去除半导体层103的暴露部分。由于蚀刻剂的选择性，该蚀刻在应力作用层102的表面停止。半导体层103的剩余部分形成鳍片103’，如图3所示。
[0033]该鳍片103’的长度方向沿着垂直于纸面的方向。该鳍片103’的厚度(即半导体层103的厚度)决定将要形成的FinFET的沟道宽度。因此，可以通过控制半导体层103的厚度精确地控制FinFET的沟道宽度。
[0034]在一个实例中，半导体层103由Si组成，应力作用层102由SiGe组成。在另一个实例中，半导体层103由Si组成，应力作用层102由S1:C组成。采用相对于应力作用层102选择性地蚀刻半导体层103的蚀刻剂，通过反应离子蚀刻将半导体层103形成鳍片103’。在半导体制造中已知采用不同材料组成的应用作用层可以提供拉应力以改善P型MOSFET的性能，或提供压应力以改善η型MOSFET的性能。
[0035]通过上述已知的沉积工艺，在半导体结构的表面上依次沉积共形的栅极介质层106和共形的阈值调节金属层107。栅极介质层106和阈值调节金属层107分别包括在衬垫氮化物层105和应力作用层102上方的横向部分和在鳍片103’的侧壁上的垂直部分。栅极介质层106例如由HfO2组成，厚度约为2-5nm。阈值调节金属层107例如由选自TaN、TaAlN, TiAlN等的一种金属组成，厚度约为3_15nm。
[0036]然后，通过各向异性的干法蚀刻(例如反应离子蚀刻)，在未使用附加的光致抗蚀剂掩模的情形下，先蚀刻去除阈值调节金属层107的横向部分，然后以阈值调节金属层107作为硬掩模，进一步蚀刻去除栅极介质层106的暴露部分，如图4所示。
[0037]尽管在该实施例中示出了阈值调节金属层107，但该层是可选的。根据FinFET的设计要求，可以包括或不包括阈值调节金属层107。
[0038]然后，通过各向异性的干法蚀刻(例如反应离子蚀刻)，在未使用附加的光致抗蚀剂掩模的情形下，按照与栅极介质层106自对准的方式去除应力作用层102的显露部分。由于蚀刻剂的选择性，该蚀刻在半导体衬底101的表面停止。应力作用层102的位于栅极介质层106、阈值调节金属层107和衬垫氮化物层105下方的部分保留，如图5所示。
[0039]然后，通过各向异性的干法蚀刻或湿法蚀刻，在未使用附加的光致抗蚀剂掩模的情形下，进一步蚀刻应力作用层102。由于蚀刻剂的选择性，仅仅应力作用层102受到蚀刻，而未蚀刻下方的半导体衬底101。并且，该蚀刻从应力作用层102的侧面开始横向进行，在栅极介质层106下方形成底切部分，如图6所示。
[0040]通过控制蚀刻时间，使得应力作用层102的至少位于鳍片103’下方的那部分保留，从而未发生穿通。如图6中示意性说明的那样，应力作用层102的剩余部分的宽度W应当大于或等于鳍片103’的宽度W，例如lXw< W< lOOXw，从而可以为鳍片103’提供足够的机械支撑。
[0041]蚀刻之后的应力作用层102在鳍片103’下方与鳍片103’平行延伸，并且类似地在鳍片103’的长度方向上的尺寸远大于在鳍片103’的宽度方向上的尺寸。该蚀刻在鳍片103’的宽度方向上暴露应力作用层102的两个侧面。
[0042]然后，通过旋涂在半导体结构的表面上形成光致抗蚀剂层202，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层202形成浅沟槽隔离的图案。
[0043]然后，利用光致抗蚀剂层202作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀亥IJ、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，在半导体衬底101中蚀刻出浅沟槽，如图7a、7b、7c所示。在图7a中示出了该蚀刻步骤之后半导体结构的俯视图，可以看到在半导体结构的顶部表面上形成了含有图案光致抗蚀剂层202和在半导体衬底101中形成的浅沟槽的底部。在图7b中示出该蚀刻步骤之后沿图7a中的线A-A(在鳍片103’的宽度方向上)获取的半导体结构的截面图；在图7c中示出该蚀刻步骤之后沿图7a中的线B-B(在鳍片103’的长度方向上)获取的半导体结构的截面图。应当注意，为了简明起见，在先前的图1至6以及随后的图8-11中仅示出沿图7a中的线A-A (在鳍片103’的宽度方向上)获取的半导体结构的截面图。[0044]参见图7b，在鳍片103’的宽度方向上，光致抗蚀剂层202中的开口直接露出半导体衬底101的上表面,从而上述的蚀刻从半导体衬底101的表面开始并达到一定深度。参见图7c，在鳍片103’的长度方向上，光致抗蚀剂层202中的开口露出衬垫氮化物层105的上表面，从而上述的蚀刻从衬垫氮化物层105开始，依次向下穿过衬垫氮化物层105、衬垫氧化物层104、鳍片103’、应力作用层102，并蚀刻半导体衬底101达到一定深度。
[0045]上述形成浅沟槽的步骤与传统的浅沟槽工艺的相似之处在于浅沟槽(以及随后形成的浅沟槽隔离)限定FinFET的有源区域。将在浅沟槽围绕的区域中形成FinFET的源极、漏极和栅极。然而，不同之处在于浅沟槽还在鳍片103’的长度方向上暴露应力作用层102的两端。应力作用层102的形状与鳍片103’相似，并且在长度方向的两端和宽度方向的两个侧面具有自由表面，从而应力作用层102自身的应力沿着鳍片103’的长度方向在浅沟槽中释放(relax)，反过来在上方的鳍片103’中产生沿着鳍片103’的长度方向的拉应力或压应力。
[0046]然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层202。通过上述已知的沉积工艺，在半导体结构的表面上沉积绝缘隔离层108。
[0047]然后，通过上述已知的沉积工艺，在半导体结构的表面上形成覆盖的绝缘隔离层108 (例如氧化物)，如图8所示。在一个实例中，可以通过高密度等离子体(HDP)形成绝缘隔离层108。绝缘隔离层108包括在半导体衬底101和鳍片103’上方延伸的横向部分和在阈值调节金属层107上延伸的垂直部分，选择沉积工艺的参数，使得在半导体衬底101上方延伸的横向部分的厚度大于在鳍片103’上方延伸的横向部分和在阈值调节金属层107上延伸的垂直部分的厚度。绝缘隔离层108的一部分填充半导体衬底101中的浅沟槽，从而形成浅沟槽隔离。并且，绝缘隔离层108的另一部分填充栅极介质层106下方的底切部分。
[0048]然后，通过各向异性的干法蚀刻或湿法蚀刻，在未使用附加的光致抗蚀剂掩模的情形下，蚀刻绝缘隔离层108，如图9所示。
[0049]例如通过控制蚀刻时间，使得蚀刻去除绝缘隔离层108在鳍片103’上方延伸的横向部分和在阈值调节金属层107上延伸的垂直部分，以暴露阈值调节金属层107。在蚀刻之后，绝缘隔离层108在半导体衬底101上方的水平部分的高度等于或大于栅极介质层106的底部，使得可以填充半导体衬底101中的浅沟槽和栅极介质层106下方的底切部分。
[0050]然后，通过上述已知的半导体沉积工艺，在半导体结构的表面上形成覆盖的栅极导体层109(例如多晶硅)，如图10所示。采用光致抗蚀剂掩模(未示出)，对栅极导体层109进行图案化，以形成沿着横向方向延伸的栅极图案，如图11所示。
[0051]该图案化中采用的蚀刻步骤进一步去除阈值调节金属层107的显露部分，同时保留阈值调节金属层107的位于蚀刻之后的栅极导体层106下方的部分。在可选的实施例中，该图案化中采用的蚀刻步骤进一步去除栅极介质层106的显露部分，同时保留栅极介质层106的位于蚀刻之后的阈值调节金属层107下方的部分。
[0052]绝缘隔离层108将栅极导体层109与半导体衬底101、应力作用层102和鳍片103’之间电隔离。
[0053]然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层(未示出)。
[0054]在完成图1-11所示的步骤之后，按照常规的工艺对鳍片的两端执行源/漏注入，然后例如在约1000-1080°C的温度下执行尖峰退火(spike anneal)，以激活通过先前的注入步骤而注入的掺杂剂并消除注入导致的损伤，从而形成源区和漏区。在所得到的半导体结构上形成层间绝缘层、位于层间绝缘层中的通孔、位于层间绝缘层上表面的布线或电极，从而完成FinFET的其他部分。
[0055]根据本发明的另一个实施例，执行图12至23所示的步骤以制造应变FinFET，在图中示出了不同阶段的半导体结构的截面图。
[0056]按照针对图1，通过已知的沉积工艺，在半导体衬底101 (例如体硅)上依次形成应力作用层102 (例如SiGe)和半导体层103 (例如Si)，并且进一步形成衬垫氧化物层104 (例如氧化硅)和衬垫氮化物层105 (例如氮化硅)。
[0057]然后，通过旋涂在半导体结构的表面上形成光致抗蚀剂层203，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层203形成浅沟槽隔离的图案。
[0058]然后，利用光致抗蚀剂层203作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀亥IJ、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，在半导体衬底101中蚀刻出浅沟槽，如图12a、12b、12c所示。在图12a中示出了该蚀刻步骤之后半导体结构的俯视图，可以看到在半导体结构的顶部表面上形成了含有图案光致抗蚀剂层203和在半导体衬底101中形成的浅沟槽的底部。在图12b中示出该蚀刻步骤之后沿图12a中的线A-A(在将要形成的鳍片的宽度方向上)获取的半导体结构的截面图；在图12c中示出该蚀刻步骤之后沿图12a中的线B-B(在将要形成的鳍片的长度方向上)获取的半导体结构的截面图。应当注意，为了简明起见，在随后的图13-23中仅示出沿图12a中的线A-A获取的半导体结构的截面图。
[0059]上述形成浅沟槽的步骤与传统的浅沟槽工艺相同，用于限定FinFET的有源区域。
[0060]然后，通过上述已知的沉积工艺，在半导体结构的表面上形成覆盖的绝缘隔离层108’(例如氧化物)。在一个实例中，可以通过高密度等离子体(HDP)形成绝缘隔离层108’。以衬垫氮化物层105作为停止层，对半导体结构进行化学机械平面化(CMP)，以获得平整的表面。该化学机械平面化去除了绝缘隔离层108’位于浅沟槽外部的部分，绝缘隔离层108’位于浅沟槽内部的部分形成浅沟槽隔离，如图13所示。
[0061]按照针对图1已经描述的方式，在衬垫氮化物层105上形成包含图案的光致抗蚀剂层204，如图14所示。
[0062]按照针对图2已经描述的方式，利用光致抗蚀剂层201作为掩模，蚀刻衬垫氮化物层105和衬垫氧化物层104，如图15所示。该蚀刻还去除位于浅沟槽中的绝缘隔离层108’的至少一部分，在将要形成的鳍片的长度方向暴露应力作用层102的两端。衬垫氮化物层105和衬垫氧化物层104的剩余部分一起，在随后的步骤中作为用于形成鳍片时的硬掩模以及形成鳍片后的保护层。
[0063]按照针对图3已经描述的方式，利用衬垫氮化物层105和衬垫氧化物层104 —起作为形成硬掩模，蚀刻半导体层103以形成鳍片103’，如图16所示。
[0064]按照针对图4已经描述的方式，在半导体鳍片103’的侧面上形成栅极介质层106和可选的阈值调节金属层107，如图17所示。
[0065]按照针对图5已经描述的方式，与栅极介质层106自对准地蚀刻应力作用层102，如图18所示。
[0066]按照针对图6已经描述的方式，进一步蚀刻应力作用层102，以在栅极介质层106下方形成底切部分，如图19所示。该蚀刻在鳍片103’的宽度方向上暴露应力作用层102的两个侧面。应力作用层102的形状与鳍片103’相似，并且在长度方向的两端和宽度方向的两个侧面具有自由表面，从而应力作用层102自身的应力沿着鳍片103’的长度方向在浅沟槽中释放，反过来在上方的鳍片103’中产生沿着鳍片103’的长度方向的拉应力或压应力。
[0067]按照针对图8已经描述的方式，通过上述已知的沉积工艺，在半导体结构的表面上形成覆盖的绝缘隔离层108”(例如氧化物)，如图20所示。
[0068]按照针对图9已经描述的方式，蚀刻绝缘隔离层108” (例如氧化物)，如图20所示。在图20中，将绝缘隔离层108”和先前形成的绝缘隔离层108’ 一起表示成绝缘隔离层108。在蚀刻之后，绝缘隔离层108在半导体衬底101上方的水平部分的高度等于或大于栅极介质层106的底部，使得可以填充半导体衬底101中的浅沟槽和栅极介质层106下方的底切部分。
[0069]按照针对图10和11已经描述的方式，在栅极介质层106的上方形成栅极导体层109并对其图案化，如图22和23所示。
[0070]在完成图12-23所示的步骤之后，按照常规的工艺对鳍片的两端执行源/漏注入，然后例如在约1000-1080°C的温度下执行尖峰退火(spike anneal)，以激活通过先前的注入步骤而注入的掺杂剂并消除注入导致的损伤，从而形成源区和漏区。在所得到的半导体结构上形成层间绝缘层、位于层间绝缘层中的通孔、位于层间绝缘层上表面的布线或电极，从而完成FinFET的其他部分。
[0071]图24示出利用上述方法形成的FinFET的透视图。FinFET 100包括半导体衬底101，半导体衬底101上的应力作用层102，以及应力作用层102上的半导体鳍片103’。该半导体鳍片103’包括沿着其长度方向延伸的两个侧壁。FinFET 100还包括半导体鳍片103’的侧壁上的栅极介质层106和栅极介质层106上的栅极导体层109。FinFET 100进一步包括半导体鳍片103’的两端处的源区和漏区(未示出)。应力作用层102在半导体鳍片103’下方与半导体鳍片103’平行延伸并且沿着半导体鳍片103’的长度方向对半导体鳍片103’施加应力。应力作用层102的形状与半导体鳍片103’相似，沿着半导体鳍片103’的长度方向的第一尺寸大于沿着半导体鳍片103’的宽度方向的第二尺寸。采用浅沟槽隔离限定应力作用层102的第一尺寸，使得应力作用层在半导体鳍片103’的长度方向上的两个端部与浅沟槽隔尚邻接(未不出)。
[0072]绝缘隔离层108将栅极导体层109与半导体衬底101、应力作用层102和半导体鳍片103’之间电隔离。并且，绝缘隔离层108的一部分还填充浅沟槽隔离，以形成浅沟槽隔离。
[0073]在图24中还示出了位于栅极介质层106和栅极导体层109之间的阈值调节金属层107，用于调节FinFET 100的阈值电压，以及位于半导体鳍片103’的上表面上的衬垫氧化物层104和衬垫氮化的层，用于将半导体鳍片103’与栅极导体109之间电隔离。然而，这些层只是可选的。如果FinFET 100具有合适的阈值电压，则在FinFET 100中可以省去阈值调节金属层107。如果栅极介质层106位于半导体鳍片103’的上表面上，则在FinFET100中可以去除衬垫氧化物层104和衬垫氮化物层105。
[0074]因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
【权利要求】
1.一种制造FinFET的方法，包括: 在半导体衬底上形成应力作用层； 在应力作用层上形成半导体层； 采用半导体层形成半导体鳍片，该半导体鳍片包括沿着其长度方向延伸的两个侧壁； 在半导体鳍片的侧壁上形成栅极介质层； 在栅极介质层上形成栅极导体层，使得栅极介质层夹在栅极导体层和半导体鳍片之间；以及 在半导体鳍片的两端形成源区和漏区， 其中应力作用层在半导体鳍片下方半导体鳍片平行延伸，并且应力作用层沿着半导体鳍片的长度方向对半导体鳍片施加应力。
2.根据权利要求1所述的方法，其中所述应力作用层沿着半导体鳍片的长度方向的第一尺寸大于沿着半导体鳍片的宽度方向的第二尺寸。
3.根据权利要求2所述的方法，其中所述应力作用层的第二尺寸大于半导体鳍片的宽度。
4.根据权利要求2所述的方法，在形成栅极介质层和形成栅极导体层的步骤之间还包括:形成浅沟槽隔离，以限定FinFET的有源区以及应力作用层的第一尺寸，使得应力作用层在半导体鳍片的长度方向上的两个端部与浅沟槽隔离邻接。
5.根据权利要求2·所述的方法，在形成半导体层和形成半导体鳍片之间还包括:还包括:形成浅沟槽隔离，以限定FinFET的有源区以及应力作用层的第一尺寸，使得应力作用层在半导体鳍片的长度方向上的两个端部与浅沟槽隔离邻接。
6.根据权利要求2所述的方法，在形成栅极介质层和形成栅极导体层的步骤之间还包括:蚀刻应力作用层以限定应力作用层的第二尺寸。
7.根据权利要求6所述的方法，其中蚀刻应力作用层包括: 采用各向异性蚀刻去除应力作用层的未被半导体鳍片和栅极介质层遮挡的部分；以及 采用各向同性蚀刻去除应力作用层位于栅极介质层下方的一部分以形成底切。
8.根据权利要求6所述的方法，在蚀刻应力作用层和形成栅极导体层的步骤之间，还包括形成绝缘隔离层，其中，该绝缘隔离层将栅极导体层与半导体衬底、应力作用层和半导体鳍片之间电隔离。
9.根据权利要求1所述的方法，其中形成半导体鳍片包括: 在半导体层上形成硬掩模；以及 采用硬掩模将半导体层蚀刻成半导体鳍片。
10.根据权利要求9所述的方法，其中所述硬掩包括位于半导体层上的衬垫氧化物层和位于衬垫氧化物层上的衬垫氮化物层。
11.根据权利要求1所述的方法，其中在形成栅极介质层和栅极导体层之间，还包括形成夹在栅极介质层和栅极导体层之间的阈值调节金属层。
12.根据权利要求1所述的方法，其中半导体鳍片由Si组成，应力作用层由选自SiGe和S1:C的一种材料组成。
13.一种 FinFET，包括: 半导体衬底；半导体衬底上的应力作用层； 应力作用层上的半导体鳍片，该半导体鳍片包括沿着其长度方向延伸的两个侧壁； 半导体鳍片的侧壁上的栅极介质层； 栅极介质层上的栅极导体层；以及 半导体鳍片的两端处的源区和漏区， 其中应力作用层在半导体鳍片下方与半导体鳍片平行延伸并且沿着半导体鳍片的长度方向对半导体鳍片施加应力。
14.根据权利要求13所述的FinFET，其中所述应力作用层沿着半导体鳍片的长度方向的第一尺寸大于沿着半导体鳍片的宽度方向的第二尺寸。
15.根据权利要求14所述的FinFET，其中所述应力作用层的第二尺寸大于半导体鳍片的宽度。
16.根据权利要求14所述的FinFET，还包括浅沟槽隔离，用于限定FinFET的有源区以及应力作用层的第一尺寸，使得应力作用层在半导体鳍片的长度方向上的两个端部与浅沟槽隔离邻接。
17.根据权利要求13所述的FinFET，还包括绝缘隔离层，其中，绝缘隔离层将栅极导体层与半导体衬底、应力作用层和半导体鳍片之间电隔离。
18.根据权利要求17所述的FinFET，其中绝缘隔离层的一部分形成浅沟槽隔离。
19.根据权利要求17所述的FinFET，其中绝缘隔离层的一部分在半导体介质下方与应力作用层邻接。
20.根据权利要求13所述的FinFET，还包括夹在栅极介质层和栅极导体层之间的阈值调节金属层。
21.根据权利要求13所述的方法，其中半导体鳍片由Si组成，应力作用层由选自SiGe和S1:C的一种材料组成。
【文档编号】H01L29/78GK103579004SQ201210285604
【公开日】2014年2月12日 申请日期:2012年8月10日 优先权日:2012年8月10日
【发明者】朱慧珑, 许淼 申请人:中国科学院微电子研究所