专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种使用氧化物半导体的半导体装置及其制造方法。另外，在本说明书中，半导体装置是指能够通过利用半导体特性起作用的所有类型的装置，如电光学装置、半导体电路及电子设备都是半导体装置。
背景技术：
近年来，已对半导体装置进行开发，将半导体装置用作LS1、CPU、存储器。CPU是包括从半导体圆片分开的半导体集成电路(至少包括晶体管及存储器)且形成有作为连接端子的电极的半导体元件的集合体。LS1、CPU、存储器等的半导体电路(IC芯片)安装在电路衬底例如印刷线路板上，并用作各种电子设备的部件之一。通过将氧化物半导体膜用于沟道形成区来制造晶体管等的技术引人注目。例如，可以举出作为氧化物半导体膜使用氧化锌(ZnO)的晶体管或者使用InGaO3 (ZnO)m的晶体管。专利文献I及专利文献2公开了在具有透光性的衬底上形成上述使用氧化物半导体膜的晶体管并将该晶体管应用于图像显示装置的开关元件等的技术。[专利文献I]日本专利申请公开2007-123861号公报[专利文献2]日本专利申请公开2007-96055号公报。在氧化物半导体中形成沟道形成区的晶体管可以实现比使用非晶硅的晶体管更高的场效应迁移率。非晶硅的晶体管的场效应迁移率通常为0. 5cm2/Vs左右，与此相比使用氧化物半导体的晶体管的场效应迁移率为IOcmVVs至20cm2/Vs或更大的值。另外，氧化物半导体通过溅射法等可以形成活性层，不像使用多晶硅的晶体管那样，能够不利用激光装置而简单地制造。现在对使用上述氧化物半导体在玻璃衬底或塑料衬底上形成晶体管并将该晶体管应用于液晶显示装置、有机EL显示装置、电子纸等进行讨论。另一方面，现在正普及具有大面积的显示区域的显示装置。在家庭用电视中，显示画面的对角为40英寸至50英寸的电视也已开始广泛使用，将来普及更加快。因为如上所说明的那样，使用氧化物半导体的晶体管得到非晶硅的晶体管的10倍以上的场效应迁移率，所以在具有大面积的显示区域的显示装置中作为像素的开关元件也得到充分的性能。另外，用于显示装置的晶体管被求得具有更耐压性。本发明的目的之一在于将使用氧化物半导体的电特性良好且可靠性高的晶体管用作开关元件，并且提供可靠性高的显示装置及其制造方法。另外，本发明的目的之一在于提供如下结构及其制造方法，即在使用氧化物半导体的底栅型的晶体管中，对栅电极层施加较高的栅电压的情况下，缓和在漏电极层的端部近旁(及源电极的端部近旁)会发生的电场集中且抑制开关特性的劣化，而提高可靠性。设为将氧化物半导体用于沟道形成区，且在沟道形成区上重叠地设置绝缘层(也称为沟道停止层)的结构的底栅型的晶体管。本发明的一个方式之一是探讨重叠于沟道形成区上的绝缘层的截面形状，具体而言研究端部的截面形状(锥形角度0或厚度等)，缓和在漏电极层的端部近旁(及源电极层的端部近旁)会发生的电场集中，而抑制开关特性的劣化。具体而言，将重叠于沟道形成区上的绝缘层的截面形状设定为梯形或三角形，SP截面形状的下端部的锥形的角度e为60°以下，优选为45°以下，更优选为30°以下。通过采用上述角度范围，在对栅电极层施加较高的栅电压的情况下，能够缓和在漏电极层的端部近旁(及源电极层的端部近旁)会发生的电场集中。另外，将重叠于沟道形成区上的绝缘层的厚度设定为0. 3 以下，优选为5nm以上且0.1 y m以下。通过采用上述厚度范围，能够使电场强度的峰值小，或者由于电场集中分散而电场集中的部分成为多个，结果能够缓和在漏电极层的端部近旁会发生的电场集中。
发明内容
在本说明书中公开的本发明的一个方式是一种半导体装置，包括在绝缘表面上的栅电极层；在栅电极层上的栅极绝缘膜；在栅极绝缘膜上的包括沟道形成区的氧化物半导体膜；与氧化物半导体膜上接触的绝缘层；在绝缘层上具有端部的源电极层；以及在绝缘层上具有端部的漏电极层，其中，源电极层的端部及漏电极层的端部隔着绝缘层重叠于沟道形成区，并且绝缘层的端部为锥形形状，该绝缘层的厚度为0. 3 y m以下，优选为5nm以上且0.1 um以下。在本说明书中公开的本发明的另一个方式是一种半导体装置，包括在绝缘表面上的栅电极层；在栅电极层上的栅极绝缘膜；在栅极绝缘膜上的包括沟道形成区的氧化物半导体膜；与氧化物半导体膜上接触的绝缘层；在绝缘层上具有端部的源电极层；以及在绝缘层上具有端部的漏电极层，其中，源电极层的端部及漏电极层的端部隔着绝缘层重叠于沟道形成区，并且由绝缘层的端部的侧面和绝缘表面构成的角度为60°以下，优选为45°以下，更优选为30°以下，该绝缘层的厚度为0.3 iim以下，优选为5nm以上且0.1um以下。另外，在上述结构中，漏电极层的端部重叠于绝缘层的上表面。漏电极层也用作遮断来自外部的光对于氧化物半导体膜的照射的遮光膜。在将漏极电极层用作遮光膜的情况下，以源电极层的端部和漏电极层的端部之间的间隔距离在不短路的范围内的方式决定源电极层的端部的位置即可。另外，在绝缘层的端部的侧面和绝缘表面形成的角度较小的情况下，绝缘层的侧面的宽度(也称为锥形部分的宽度)为较宽，因此减少漏极电极层和栅电极层重叠的部分的寄生电容是优选的。在此情况下，漏电极层的端部重叠于绝缘层的端部的侧面。在绝缘层的端部上锥形角e是绝缘层的截面形状中的下端部的侧面和衬底主平面形成的角度。另外，在设置有绝缘层的区域的氧化物半导体膜的表面为平面，并且与衬底主平面大致平行的情况下，锥形角e是指截面形状中的下端部的侧面和氧化物半导体膜平面形成的角度。此外，重叠于沟道形成区上的绝缘层的端部的截面形状不局限于梯形或三角形。也可以采用重叠于沟道形成区上的绝缘层的侧面的至少一部分具有曲面的形状。例如，在绝缘层的端部的截面形状中，绝缘层的下端部也可以具有根据位于绝缘层的外侧的曲率圆的中心决定的一个曲面。此外，绝缘层的端部的截面形状也可以具有从绝缘层上表面向衬底扩大的截面形状。通过干蚀刻或湿蚀刻形成具有如上所述的多种截面形状的绝缘层。作为用于干蚀刻的蚀刻装置，可以使用如下装置使用反应性离子蚀刻法(RIE法)的蚀刻装置、使用ECR(Electron Cyclotron Resonance :电子回方定共振)或 ICP (Inductively Coupled Plasma 感应耦合等离子体)等高密度等离子体源的干蚀刻装置。此外，作为与ICP蚀刻装置相比可以在宽广的区域上获得均匀的放电的干蚀刻装置，存在ECCP (Enhanced CapacitivelyCoupled Plasma，即增强型电容耦合等离子体)模式的蚀刻装置，其中上部电极接地，并且下部电极连接到13. 56MHz的高频电源，并且进一步连接到3. 2MHz的低频电源。即使在例如使用尺寸超过3m的第十代衬底的衬底时仍可以采用该ECCP模式的蚀刻装置。此外，当重叠于沟道形成区上的绝缘层的截面形状采用梯形或三角形时，边使抗蚀剂掩模缩小边进行绝缘层的蚀刻，来形成截面形状为梯形或三角形状的绝缘层。注意，在本说明书中，截面形状是指沿垂直于衬底的主平面的面切断的截面形状。通过将绝缘层的截面形状设为最适形状，能够缓和漏电极层的端部近旁及源电极层的端部近旁会发生的电场集中，而抑制开关特性的劣化，来实现提高可靠性的结构。
图1A和IB是示出本发明的一个方式的截面结构及其计算结果；
图2A和2B是不出维形角和电场强度的关系的图表；
图3A是示出沟道长度方向的长度和电场强度的关系的图表、图3B是示出膜厚度和电场强度的关系的图表； 图4A至4E是示出本发明的一个方式的截面图的一例；
图5A和5B是不出本发明的一个方式的截面图及俯视图的一例；
图6A至6D是示出本发明的一个方式的工序截面图的一例；
图7A和7B是STEM照片及其示意 图8A和8B是不出本发明的一个方式的截面图及俯视图的一例；
图9A至9D是示出本发明的一个方式的工序截面图的一例；
图10A是示出在80°C下的+BT测试前后的电特性的图表；图10B是示出在-BT测试前后的电特性的图表；
图1lA是示出在25°C下的+BT测试前后的电特性的图表；图1lB是示出在-BT测试前后的电特性的图表；
图12A是示出在+BT测试前后的晶体管的Vg-1d特性的图表；图12B是示出在-BT测试前后的晶体管的Vg-1d特性的图表；
图13A是示出照射光并在80°C下的-BT测试前后的电特性的图表；图13B是示出照射光并在25°C下的-BT测试前后的电特性的图表；
图14A至14C是说明半导体装置的一个方式的平面 图15A和15B是说明半导体装置的一个方式的平面图及截面 图16A和16B是不出半导体装置的一个方式的截面图；图17A和17B是示出半导体装置的一个方式的电路图及截面 图18A至18C是示出电子设备的 图19A至19C是示出电子设备的 图20A和20B是示出比较例子的计算结果。标号说明
101栅电极层；102栅极绝缘膜；103氧化物半导体膜；104绝缘层；105源电极层；106漏电极层；107保护绝缘膜。
具体实施例方式下面，参照附图对本发明的实施方式进行详细说明。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容可以被变换为各种形式。此外，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。实施方式I
在重叠于沟道形成区上的绝缘层的截面形状为梯形的晶体管中，进行当施加栅极偏压时的漏极近旁的电位分布的计算。这里，在计算中使用Synopsys公司制造的器件模拟软件(Sentaurus Device)。将如图1A所示的晶体管用于计算模型，即在设置于栅电极层101上的厚度为IOOnm的栅极绝缘膜102上按顺序层叠厚度为20nm的氧化物半导体膜103、厚度为IOOnm的绝缘层104 (沟道停止层)，并且具有设置在绝缘层104上的源电极层及漏电极层106、覆盖源电极层及漏电极层106的保护绝缘膜107的底栅型结构(沟道停止型)的晶体管。将绝缘层104的下端部的锥形角设定为30°。图1A是示出对栅电极层101施加-30V，且将漏电极层106设定为OV的情况下的等电位线的图。另外，图1B是如下图表，即纵轴表示氧化物半导体膜103的背沟道上，即与绝缘层104接触的氧化物半导体膜103的界面中的电场强度，横轴表示沟道长度方向的长度。另外，沟道长度方向的长度X以沟道形成区的中心为原点，并且截面形状为梯形的绝缘层104的下边为3iim。另外，为了进行比较，进行如下情况下的计算，即在绝缘层的截面形状不是锥形形状，具体而言该形状为矩形(侧面和衬底的主平面形成的角度为90°的形状)。图20A是示出对栅电极层101施加-30V，且将漏电极层106设定为OV的情况下的等电位线的图。另夕卜，图20B是如下图表，即纵轴表示与绝缘层104接触的氧化物半导体膜103的界面中的电场强度，横轴表示沟道长度方向的长度。这里可知在氧化物半导体膜中的与绝缘层的下端部接触的截面近旁，即X =1. m的部分电场集中。与比较例子进行比较，图1B所示的电场强度的峰值小。因此，与绝缘层的截面形状采用矩形时相比，通过绝缘层的截面形状采用锥形形状，能够缓和电场集中。此外，在对栅电极层101施加-30V，对漏电极层106施加20V，并且将源电极层设定为OV的情况下进行电场强度的计算，而能够获得同样的结果。另外，图2A是示出将锥形角0设定为10°、30°、50°、70°，且对与绝缘层接触的氧化物半导体膜的界面中的电场强度进行计算的结果的图表，在此分别计算X =1. 5 y m的部分的电场强度以及X=1. Oym的部分的电场强度。另外，在图2A中，白色方形点表示当将漏电极层设定为20V时的X =1. 0 y m的部分的电场强度，白色圆点表示当将漏电极层设定为20V时的X=1. 5 的部分的电场强度。此外，黑色方形点表示当将漏电极层设定为OV时的X =1. 0 ii m的部分的电场强度，黑色圆点表示当将漏电极层设定为OV时的X =1. 5 iim的部分的电场强度。另外，图2B是示出采用厚度为20nm的绝缘层(沟道停止层)，将锥形角0设定为10°、30°、50°、70°，且对与绝缘层接触的氧化物半导体膜的界面中的电场强度进行计算的结果的图表，在此分别计算X =1. 5 y m的部分的电场强度以及X =1. 0 y m的部分的电场强度。另外，在图2B中，白色方形点表示当将漏电极层设定为20V时的X =1. Oiim的部分的电场强度，白色圆点表示当将漏电极层设定为20V时的X =1. 5 y m的部分的电场强度。此外，黑色方形点表示当将漏电极层设定为OV时的X=1. Oym的部分的电场强度，黑色圆点表示当将漏电极层设定为OV时的X =1. 5 ii m的部分的电场强度。另外，将绝缘层的截面形状设定为矩形且将其厚度设定为5nm，对栅电极层101施加-30V，并且将漏电极层106设定为0V，来算出等电位线，而检测在与绝缘层接触的氧化物半导体膜的界面中的电场强度以及电场集中的位置。图3A是纵轴表示该电场强度，横轴表示沟道长度方向的长度的图表。注意，在绝缘层的厚度与比较例不同而其他条件都相同的情况下进行计算。与比较例相比，通过将绝缘层的厚度减薄到5nm，在多个部分中检测出电场集中的峰值，而且该峰值比比较例的峰值小。因此可知无论绝缘层的截面形状，通过厚度的减薄也能够缓和电场集中。不用说，加上厚度的减薄，通过截面形状采用锥形形状，进一步缓和电场集中。 另外，图3B是示出将绝缘层的截面形状设定为矩形且将其厚度设定为5nm、10nm、20nm、30nm、50nm、100nm、200nm,并且对电场强度进行计算的结果的图表，在此分别计算X=1. 5 ii m的部分的电场强度以及X =1. 0 ii m的部分的电场强度。图3A是纵轴表不该电场强度，横轴表示沟道长度方向的长度的图表。另外，在图3B中，黑色方形点表示当将漏电极层设定为OV时的X =1. 0 ii m的部分的电场强度，黑色圆点表示当将漏电极层设定为OV时的X=1. 5 的部分的电场强度。另外，以对数刻度表示图3B的截面结构中的每个部位的厚度。另外，关于每个厚度作出纵轴表示电场强度且横轴表示沟道长度方向的长度的图表，而观察到在多个部分中发生电场集中的峰值的绝缘层的厚度范围是5nm以上且50nm以下。通过上述计算结果，可知通过将绝缘层的截面形状设定为锥形形状，将绝缘层的厚度设定为5nm以上且IOOnm以下,优选设定为5nm以上且50nm以下，而能够实现电场集中的缓和。另外，通过采用锥形形状，且将锥形角设定为60°以下，即使绝缘层的厚度为300nm,也能够实现电场集中的缓和，因此可说通过将绝缘层的端部的锥形角设定为60°以下且将绝缘层的厚度设定为300nm以下，能够实现电场集中的缓和。实施方式2
在本实施方式中，下面对绝缘层的截面形状的一例进行说明。实施方式I的计算中所使用的模型示出漏电极层106近旁的截面图，然而图4A示出包含源电极层105的晶体管整体的截面结构图。在图4A中，设有绝缘层104的区域的氧化物半导体膜103的表面为平面，且看作与衬底主平面大致平行。在此情况下，如图所示那样，锥形角0是指绝缘层104的下端部的侧面和氧化物半导体膜平面形成的角度。图4A所示的绝缘层104为通过沟道形成区的中心的线为中心的线对称形状，因此在截面形状中的两个下端部的锥形角9为大致相同。另夕卜，将沟道形成区的中心作为横轴的原点，而决定沟道长度方向的长度。注意，在图4A所示的晶体管的截面结构中，虽然设定每个部位的尺寸(厚度、长度、宽度等)，但是不局限于此。另外，虽然图4A示出绝缘层的截面形状为梯形的例子，但是也可以采用如图4B所示那样的截面形状为三角形的绝缘层114。在绝缘层114的截面形状中，接触于三角形的底边的内角为锥形角9。在图4B中，在绝缘层114的侧面上重叠漏电极层的端部。当然，源电极层的端部也重叠于绝缘层114的侧面上。另外，也可以采用如图4C所示那样的截面形状为多角形的绝缘层124。如图4C所示那样，将截面形状为多角形的绝缘层124除了绝缘层124的下端部的侧面和氧化物半导体膜平面形成的角度9 I之外，还具有以虚线表示的平面(平行于衬底主平面的面)和绝缘层104的上端部的侧面形成的角度0 2。在此情况下，采用至少角度0 1为小于90°，优选为60°以下，更优选为30°以下的截面形状的绝缘层124。另外，也可以采用如图4D所示那样的截面形状为从绝缘层的上表面向绝缘层的下表面扩大的形状的绝缘层134。绝缘层134的侧面具有曲面，绝缘层的下端部具有根据位于绝缘层的外侧的曲率圆的中心而决定的一个曲面。另外，图示包含以绝缘层的下端为起点的侧面的切线133的面和氧化物半导体膜的平面形成的角度(锥形角e )。另外，也可以采用如图4E所示那样的、侧面具有曲面的截面形状的绝缘层144。绝缘层144的侧面具有曲面，绝缘层的下端部具有根据位于绝缘层的内侧的曲率圆的中心而决定的一个曲面。另外，图示包含以绝缘层的下端为起点的侧面的切线143的面和氧化物半导体膜的平面形成的角度(锥`形角9)。为了实现这种截面形状的绝缘层144，也可以层叠蚀刻率不同的多个绝缘层。除了上述的截面形状之外还有各种各样的截面形状，但是图4A至4E所示的形状的绝缘层用于晶体管是优选的。通过将图4A至4E所示的形状的绝缘层接触于氧化物半导体膜而设置，能够实现电场集中的缓和。另外，本实施方式可与实施方式I自由组合。例如，采用图4B所示的截面形状，且将绝缘层114的端部的锥形角0设定为60°以下，以及将绝缘层114的厚度设定为300nm以下，能够实现电场集中的缓和。实施方式3
在本实施方式中，参照图5A至图6D对半导体装置及半导体装置的制造方法的一个方式进行说明。在本实施方式中，作为半导体装置的一例示出具有氧化物半导体膜的晶体管。晶体管既可以采用形成有一个沟道形成区的单栅结构，又可以采用形成有两个沟道形成区的双栅结构，还可以采用形成有三个沟道形成区的三栅结构。此外，还可以采用在沟道形成区的上下隔着栅极绝缘膜设置有两个栅电极层的双栅结构。图5A和5B所示的晶体管440是称为沟道保护型(也称为沟道停止型)的底栅结构的晶体管之一，并且，将该晶体管440也是称为反交错型晶体管的晶体管的一例。图5A是平面图，图5A中的单点虚线Xl-Yl切断的截面相当于图5B。如沟道长度方向的截面图的图5B所示那样，包括晶体管440的半导体装置在设有绝缘膜436的具有绝缘表面的衬底400上具有栅电极层401、栅极绝缘膜402、氧化物半导体膜403、绝缘层413、源电极层405a以及漏电极层405b。与氧化物半导体膜403接触的绝缘层413设置在与栅电极层401重叠的氧化物半导体膜403的沟道形成区上，并且它用作沟道保护膜。通过改进重叠于沟道形成区上的绝缘层413的截面形状，具体而言端部的截面形状(锥形角e及厚度等)，能够缓和在漏电极层405b的端部近旁会发生的电场集中，而抑制晶体管440的开关特性的劣化。具体而言，将重叠于沟道形成区上的绝缘层413的截面形状设定为梯形或三角形，截面形状的下端部的锥形角9为60°以下，优选为45°以下，更优选为30°以下。通过采用上述角度范围，在对栅电极层401施加较高的栅电压的情况下，能够缓和在漏电极层405b的端部近旁会发生的电场集中。在本实施方式中，在截面形状中绝缘层413的比中央范围D靠近外侧的端部为锥形形状，且将该部分称为锥形部分。在截面形状中，绝缘层413的锥形部分在于两端，将其一方的宽度称为锥形部分的宽度，并且锥形部分的宽度相当于从沟道长度L减去中央的范围D的大约一半。另外，将重叠于沟道形成区上的绝缘层413的厚度设定为0. 3 y m以下，优选为5nm以上且0.1 y m以下。通过采用上述厚度范围，能够使电场强度的峰值小，或者由于电场集中分散而电场集中的部分成为多个，结果能够缓和在漏电极层405b的端部近旁会发生的电场集中。用于氧化物半导体膜403的氧化物半导体优选至少包含铟(In)或锌(Zn)。特别优选包含In及Zn。另外，优选的是，作为用来减少使用该氧化物的晶体管的电特性不均匀的稳定剂，除了包含上述以外，还包含镓(Ga)。另外，作为稳定剂，优选包含锡(Sn)。另外，作为稳定剂， 优选包含铪(Hf)。另外，作为稳定剂，优选包含铝(Al)。另外，作为其他稳定剂，也可以包含镧系元素的镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钦(Ho)、铒(Er)、铥(Tm)、镱(Yb)以及镥(Lu)中的任何一种或多种。例如，作为氧化物半导体可以使用氧化铟；氧化锡；氧化锌；二元金属氧化物如In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物；三元金属氧化物如In-Ga-Zn类氧化物(也称为IGZO)、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；以及四元金属氧化物如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn 类氧化物、In-Al-Ga-Zn 类氧化物、In-Sn-Al-Zn 类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物。另外，例如，In-Ga-Zn类氧化物是指包含In、Ga和Zn的氧化物，而对In、Ga、Zn的比率没有限制。另外，也可以包含In、Ga、Zn以外的金属元素。In-Ga-Zn类氧化物具有无电场时的电阻足够高而可以使截止电流足够低且迁移率高的特征，因此作为用于半导体装置的半导体材料十分合适。例如，可以使用其原子数比为In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或In:Ga:Zn=2:2:1(=2/5:2/5:1/5)的In-Ga-Zn类氧化物或其组成附近的氧化物。或者，可以使用其原子数比为 In:Sn:Zn=1:1:1 (=1/3:1/3:1/3)、In:Sn:Zn=2:1:3 (=1/3:1/6:1/2)或 In:Sn:Zn=2:1:5(=1/4:1/8:5/8))的In-Sn-Zn氧化物或其组成附近的氧化物。例如，In-Sn-Zn氧化物比较容易得到高迁移率。但是，即使使用In-Ga-Zn氧化物，也可以通过降低块体内缺陷密度而提高迁移率。另外，通过减少成为电子给体(施主)的水分或氢等杂质且减少氧缺陷来实现的高纯度化的氧化物半导体(purified Oxide Semiconductor)是i型(本征半导体)或无限趋近于i型。因此，使用上述氧化物半导体的晶体管具有截止电流显著低的特性。另外，氧化物半导体的带隙是2eV以上，优选是2. 5eV以上，更优选是3eV以上。通过使用水分或氢等的杂质浓度充分地降低且氧缺陷降低而被高纯度化的氧化物半导体膜，可以降低晶体管的截止电流。具体而言，根据各种实验可以证明将被高纯度化的氧化物半导体膜用作半导体膜的晶体管的截止电流低。例如，即使用具有I X IOVm沟道宽度和IOym沟道长度的元件，在从IV至IOV的源电极和漏电极之间的电压(漏极电压)范围内，截止态电流可以小于或等于半导体参数分析仪的测量极限，即小于或等于IX 10_13A。在此情况下，可知相当于截止电流除以晶体管的沟道宽度的数值的截止电流密度为lOOzA/ym以下。此外，通过使用使电容元件和晶体管连接，并由该晶体管控制流入到电容元件的电荷或从电容元件流出的电荷的电路，来进行截止电流密度的测量。在该测量时，将被高纯度化的氧化物半导体膜用于上述晶体管的沟道形成区，且根据电 容元件的每个单位时间的电荷量推移测量该晶体管的截止电流密度。其结果是，可知当晶体管的源电极和漏电极之间的电压为3V时，可以获得更低的截止电流密度，即几十yA/ym。由此，以被高纯度化的氧化物半导体膜用于沟道形成区的晶体管的截止电流比使用具有结晶性的硅的晶体管的截止电流显著低。此外，在没有特别的说明的情况下，在n沟道型晶体管中，本说明书所述的截止电流是指如下电流，即在使漏电极的电位高于源电极及栅电极的电位的状态下，当以源电极的电位为基准时的栅电极的电位为0以下时，流过源电极和漏电极之间的电流。或者，在P沟道型晶体管中，本说明书所述的截止电流是指如下电流，即在使漏电极的电位低于源电极及栅电极的电位的状态下，当以源电极的电位为基准时的栅电极的电位为0以上时，流过源电极和漏电极之间的电流。此外，例如，氧化物半导体膜可以通过使用包含In (铟)、Ga (镓)和Zn(锌)的靶材的溅射法形成。在通过溅射法形成In-Ga-Zn类氧化物半导体膜的情况下，优选使用原子数比为 In:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3 或 3:1:4 的 In-Ga-Zn 类氧化物的革巴材。通过使用具有上述原子数比的In-Ga-Zn类氧化物的靶材形成氧化物半导体膜，容易形成多晶或CAAC(C Axis Aligned Crystal)。另外，包含In、Ga及Zn的靶材的填充率为90%以上且100%以下，优选为95%以上且低于100%。通过采用填充率高的靶材，可以形成致密的氧化物半导体膜。另外，当作为氧化物半导体使用In-Zn类氧化物材料时，将所使用的靶材中的金属元素的原子数比设定为In:Zn=50:1至1:2 (换算为摩尔数比则为In203:Zn0=25:1至1:4)，优选为In:Zn=20:l至1:1 (换算为摩尔数比则为In2O3 = ZnO=IO:1至1:2)，更优选为ImZn=L 5:1 M 15:1 (换算为摩尔数比则为In203:Zn0=3:4至15:2)。例如，作为用来形成作为In-Zn类氧化物的氧化物半导体膜的靶材，当原子数比为In:Zn:0=X:Y:Z时，满足Z>1. 5X+Y。通过将Zn的比率设定为上述范围内的值，可以实现迁移率的提高。氧化物半导体膜403有可能处于单晶、多晶(也称为多晶体)或非晶等状态。优选氧化物半导体膜是C轴取向结晶氧化物半导体(C Axis AlignedCrystalline Oxide Semiconductor :CAAC_0S)膜。CAAC-OS膜不是完全的单晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有结晶部的结晶-非晶混合相结构的氧化物半导体膜。另外，在很多情况下该结晶部为能够容纳于一个边长小于IOOnm的立方体的尺寸。另外，在使用透射电子显微镜(TEM:Transmission Electron Microscope)观察时的图像中，包括在 CAAC-0S 膜中的非晶部与结晶部的边界不明确。另外，利用TEM在CAAC-OS膜中观察不到晶界(grainboundary)。因此，在CAAC-OS膜中，起因于晶界的电子迁移率的降低得到抑制。包括在CAAC-OS膜中的结晶部的c轴在平行于CAAC-OS膜的被形成面的法线向量或平行于表面的法线向量方向上一致，在从垂直于ab面的方向看时具有三角形或六角形的原子排列，且在从垂直于c轴的方向看时，金属原子排列为层状或者金属原子和氧原子排列为层状。另外，在不同结晶部之间a轴及b轴的方向可以不同。在本说明书中，当只记载“垂直”时，还包括85°以上且95°以下的范围。另外，当只记载“平行”时，还包括-5°以上且5°以下的范围。另外，在CAAC-OS膜中，结晶部的分布也可以不均匀。例如，在CAA C-OS膜的形成过程中，在从氧化物半导体膜的表面一侧进行结晶生长时，与被形成面近旁相比，有时在表面近旁结晶部所占的比例高。另外，通过对CAAC-OS膜添加杂质，有时在该杂质添加区中结晶部被非晶化。因为包括在CAAC-OS膜中的结晶部的c轴在平行于CAAC-OS膜的被形成面的法线向量或平行于表面的法线向量的方向上一致，所以根据CAAC-OS膜的形状(被形成面的截面形状或表面的截面形状)有时朝向彼此不同的方向。另外，结晶部的c轴方向是平行于形成CAAC-OS膜时的被形成面的法线向量或平行于表面的法线向量的方向。结晶部通过进行成膜或进行成膜后的加热处理等的晶化处理来形成。使用CAAC-OS膜的晶体管可以降低因照射可见光或紫外光而产生的电特性变动。因此，这种晶体管的可靠性高。另外，构成氧化物半导体膜的氧的一部分也可以用氮取代。此外，如CAAC-OS那样具有结晶部的氧化物半导体中可以进一步降低块体内缺陷，通过提高表面的平坦性，可以得到处于非晶状态的氧化物半导体的迁移率以上的迁移率。为了提高表面的平坦性，优选在平坦的表面上形成氧化物半导体。具体而言，在平均面粗糙度(Ra)为Inm以下，优选为0. 3nm以下，更优选为0.1nm以下的表面上形成氧化物半导体。注意，Ra是将JIS B0601:2001 (IS04287:1997)中定义的算术平均粗糙度扩大为三维以使其能够应用于曲面的度量，可以将它表示为“将从基准面到指定面的偏差的绝对值平均而得的值”，以如下公式(I)定义。
公式I
权利要求
1.一种半导体装置，包括 绝缘表面上的栅电极层； 所述栅电极层上的栅极绝缘膜； 在所述栅极绝缘膜上包含沟道形成区的氧化物半导体膜； 接触于所述氧化物半导体膜上的绝缘层； 在所述绝缘层上具有端部的源电极层；以及 在所述绝缘层上具有端部的漏电极层， 其中所述源电极层的端部及所述漏电极层的端部隔着所述绝缘层重叠于所述沟道形成区， 所述绝缘层的端部的侧面和所述绝缘表面形成的角度为60°以下， 并且所述绝缘层的厚度为O. 3 μ m以下。
2.根据权利要求1所述的半导体装置，其中所述绝缘层的厚度为5nm以上且O.Ιμπι以下。
3.根据权利要求1所述的半导体装置，其中所述漏电极层的端部重叠于所述绝缘层的上表面。
4.根据权利要求1所述的半导体装置，其中所述漏电极层的端部重叠于所述绝缘层的端部的侧面。
5.根据权利要求1所述的半导体装置，其中所述绝缘层的截面形状为梯形。
6.根据权利要求1所述的半导体装置，其中所述绝缘层的截面形状为三角形。
7.根据权利要求1所述的半导体装置，其中所述绝缘层的截面形状的至少一部分具有曲面的形状。
8.根据权利要求1所述的半导体装置，其中所述氧化物半导体膜包括选自铟、镓及锌中的至少一种。
9.一种包括根据权利要求1所述的半导体装置的显示模块，包括FPC及框体中的至少一个。
10.一种包括根据权利要求1所述的半导体装置的电子设备，包括显示部、电池及操作键中的至少一个。
11.一种半导体装置，包括 绝缘表面上的栅电极层； 所述栅电极层上的栅极绝缘膜； 在所述栅极绝缘膜上包含沟道形成区的氧化物半导体膜； 接触于所述氧化物半导体膜上的绝缘层； 在所述绝缘层上具有端部的源电极层；以及 在所述绝缘层上具有端部的漏电极层， 其中所述源电极层的端部及所述漏电极层的端部隔着所述绝缘层重叠于所述沟道形成区， 所述绝缘层的端部的侧面和所述绝缘表面形成的角度为30°以下， 并且所述绝缘层的厚度为O. 3 μ m以下。
12.根据权利要求11所述的半导体装置，其中所述绝缘层的厚度为5nm以上且O.Ιμπι以下。
13.根据权利要求11所述的半导体装置，其中所述漏电极层的端部重叠于所述绝缘层的上表面。
14.根据权利要求11所述的半导体装置，其中所述漏电极层的端部重叠于所述绝缘层的端部的侧面。
15.根据权利要求11所述的半导体装置，其中所述绝缘层的截面形状为梯形。
16.根据权利要求11所述的半导体装置，其中所述绝缘层的截面形状为三角形。
17.根据权利要求11所述的半导体装置，其中所述绝缘层的截面形状的至少一部分具有曲面的形状。
18.根据权利要求11所述的半导体装置，其中所述氧化物半导体膜包括选自铟、镓及锌中的至少一种。
19.一种包括根据权利要求11所述的半导体装置的显示模块，包括FPC及框体中的至少一个。
20.一种包括根据权利要求11所述的半导体装置的电子设备，包括显示部、电池及操作键中的至少一个。
全文摘要
在使用氧化物半导体的底栅型的晶体管中，提供如下结构，即对栅电极层施加较高的栅电压的情况下，缓和在漏电极层的端部近旁(及源电极层的端部近旁)会发生的电场集中且抑制开关特性的劣化，而提高可靠性。将重叠于沟道形成区上的绝缘层的截面形状设定为锥形形状，且重叠于沟道形成区上的绝缘层的厚度为0.3μm以下，优选为5nm以上且0.1μm以下。将重叠于沟道形成区上的绝缘层的截面形状的下端部的锥形角θ设定为60°以下，优选设定为45°以下，更优选设定为30°以下。
文档编号H01L29/786GK103035736SQ20121036846
公开日2013年4月10日 申请日期2012年9月28日 优先权日2011年9月29日
发明者山崎舜平, 早川昌彦, 筱原聪始 申请人:株式会社半导体能源研究所