半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，尤其涉及能够有效地应用于具有在SOI基板上形成的半导体元件的半导体装置及其制造方法。
背景技术：
在半导体装置中，通过在元件分离区域中的半导体基板上形成元件分离槽，并在所形成的元件分离槽中埋设绝缘膜来形成元件分离膜。在由形成有元件分离膜的元件分离区域所划定的激活区域中形成有各种半导体元件，由此制得半导体装置。形成于各个激活区域中的半导体元件能够通过形成于元件分离区域的元件分离膜实现彼此间的电气分离。
在日本特开2010 - 263104号公报(专利文献I)中记载了这样的技术，在半导体基板的元件分离槽的侧面形成耐氧化性的侧壁膜，以防止元件分离槽的侧面的氧化。
另夕卜，随着半导体装置的高度集成化的发展，MISFET (Metal InsulationSemiconductor Field Effect Transistor:金属绝缘半导体场效应晶体管)等场效应晶体管按照比例法则被细微化，但是随着细微化而产生短沟道特性或阈值电压的均匀性等性能下降的问题。另一方面，在大块基板上形成有埋设氧化膜即BOX (Buried Oxide)层和半导体层即SOI (Silicon On Insulator)层的SOI基板上的MISFET，在短沟道特性或阈值电压的均匀性等性能方面优于大块基板上的MISFET。因此，认为SOI基板上的MISFET是实现电路线宽为20nm的这一代产品以后的半导体装置所需要的技术。
例如，在非专利文献I中记载了如果使SOI基板的BOX层的膜厚比过去的SOI基板薄，则能够通过控制大块基板的电位来控制阈值电压，这对低压工作和低功耗极其有利。
现有技术文献
专利文献
专利文献I日本特开2010- 263104号公报
非专利文献
非专利文献I N.Sugii et al, “Comprehensive study on Vth variabilityin silicon on thin BOX(SOTB)CMOS with small random-dopant fluctuation:Findinga way to further reduce variation，，，IEDM 2008, p249.
根据本发明人的研究，判明了如下事项。
即判明为了使用大块基板的电位控制阈值电压，需要使BOX层的膜厚均勻。可是，如果利用过去的技术在元件分离区域形成元件分离膜，则在对元件分离膜进行热处理时，在激活区域的元件分离区域侧部分中，SOI层被通过元件分离膜而扩散的氧气而氧化，导致BOX层的膜厚局部变厚。
如果发生BOX层的膜厚局部变厚等变动，则MISFET的阈值电压也变动。并且，如果缩短MISFET的沟道长度，则元件分离区域侧部分的作用增大。因此，在沟道长度较短的半导体元件中，如果BOX层的膜 厚变动，则使得半导体装置的性能下降，例如半导体装置的阈值电压等电气特性的均匀性能下降等。发明内容
本发明的目的在于，提供能够提高半导体装置的性能的技术。
本发明的上述及其他目的和新的特征，根据本说明书的记述以及附图将更加明确。
将在本申请中公开的发明中的代表性发明的概况简单说明如下。
代表性的实施方式的半导体装置使防氧化膜介于与设置于SOI基板的元件分离膜之间。
另外，代表性的实施方式的半导体装置的制造方法是对SOI基板的SOI层、BOX层及支撑基板进行蚀刻来形成槽部，在露出于槽部的侧面的BOX层形成凹部。并且，形成用于填埋所形成的凹部的防氧化膜，以将填埋凹部的部分保留的方式对防氧化膜进行蚀刻，在凹部被防氧化膜填埋的状态下，形成用于填埋槽部的元件分离膜。
将在本申请中公开的发明中的代表性发明所得到的效果简单说明如下。
根据代表性的实施方式，能够提高半导体装置的性能。


图1是实施方式I的半导体装置的主要部分剖视图。
图2是实施方式I的半导体装置的主要部分剖视图。
图3是表示实施方式I的半导体装置的制造工序的一部分工序的制造工艺流程图。
图4是表示实施方式I的半导体装置的制造工序的一部分工序的制造工艺流程图。
图5是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图6是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图7是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图8是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图9是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图10是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图11是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图12是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图13是表示实施方式I的第I变形例的半导体装置的制造工序的一部分工序的制造工艺流程图。
图14是实施方式I的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图15是实施方式I的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图16是实施方式I的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图17是实施方式I的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图18是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图19是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图20是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图21是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图22是实施方式I的半导体装置的制造工序中的主要部分剖视图。
图23是将不形成防氧化膜的比较例的半导体装置的元件分离区域附近放大示出的主要部分剖视图。
图24是从观察不形成防氧化膜的比较例的半导体装置的元件分离区域附近的图像得到的主要部分剖视图。
图25是实施方式2的半导体装置的主要部分剖视图。
图26是实施方式2的半导体装置的主要部分剖视图。
图27是表示实施方式2的半导体装置的制造工序的一部分工序的制造工艺流程图。
图28是实施方式2的半导体装置的制造工序中的主要部分剖视图。
图29是实施方式2的半导体装置的制造工序中的主要部分剖视图。
图30是实施方式2的半导体装置的制造工序中的主要部分剖视图。
图31是实施方式2的半导体装置的制造工序中的主要部分剖视图。
图32是实施方式2的半导体装置的制造工序中的主要部分剖视图。
图33是实施方式2的半导体装置的制造工序中的主要部分剖视图。
图34是表示实施方式2的第I变形例的半导体装置的制造工序的一部分工序的制造工艺流程图。
图35是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图36是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图37是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图38是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图39是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图40是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图41是实施方式2的第I变形例的半导体装置的制造工序中的主要部分剖视图。
图42是表示实施方式2的第2变形例的半导体装置的制造工序的一部分工序的制造工艺流程图。
图43是实施方式2的第2变形例的半导体装置的制造工序中的主要部分剖视图。
图44是实施方式2的第2变形例的半导体装置的制造工序中的主要部分剖视图。
图45是实施方式2的第2变形例的半导体装置的制造工序中的主要部分剖视图。
图46是实施方式2的第2变形例的半导体装置的制造工序中的主要部分剖视图。
图47是实施方式2的第2变形例的半导体装置的制造工序中的主要部分剖视图。
图48是实施方式2的第2变形例的半导体装置的制造工序中的主要部分剖视图。
图49是实施方式2的第2变形例的半导体装置的制造工序中的主要部分剖视图。
图50是实施方式2的半导体装置的制造工序中的主要部分剖视图。
图51是实施方式2的半导体装置的制造工序中的主要部分剖视图。
图52是实施方式2的半导体装置的制造工序中的主要部分剖视图。
图53是实施方式3的半导体装置的主要部分剖视图。
图54是实施方式3的半导体装置的主要部分剖视图。
图55是表示实施方式3的半导体装置的制造エ序的一部分エ序的制造エ艺流程图。图56是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图57是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图58是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图59是实施方式3的半导体装置的制造エ序中的主要部分剖视图及示意地表示氮浓度分布的曲线图。图60是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图61是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图62是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图63是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图64是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图65是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图66是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图67是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图68是实施方式3的半导体装置的制造エ序中的主要部分剖视图。
具体实施例方式在下面的实施方式中，为了方便在必要时将划分为多个部分或者实施方式进行说明，但除特别注明的情况之外，这些实施方式并非相互没有关系，而是一方是另一方的一部分或者全部的变形例、细节、补充说明等关系。另外，在下面的实施方式中，在提及到要素的数量等(包括个数、数值、量、范围等)的情况下，除特别注明的情况以及从原理上明确限定为特定数量的情况等之外，不局限于该特定数量，既可以是特定数量以上也可以是其以下。另外，在下面的实施方式中，其构成要素(也包括要素步骤等)除特别注明的情况以及从原理上认为明确必须的情况等之外，当然不一定是必须的要素。同样，在下面的实施方式中，在提及到构成要素等的形状、位置关系等时，除特别注明的情况以及从原理上明确认为不是如此的情况等之外，也包括实质上与该形状等近似或者相似的形状等。这同样适用于上述数值及范围。下面，根据附图详细说明本发明的实施方式。另外，在用于说明实施方式的所有附图中，对具有相同功能的部件标注相同的标号，并省略其重复说明。另外，在下面的实施方式中，除非特别需要，原则上不重复同一个或者相同的部分的说明。另外，在实施方式所采用的附图中，存在即使是剖视图也省略了剖面线的情况，以便容易看清楚附图。并且，也存在即使是俯视图也标注了剖面线的情況，以便容易看清楚附图。(实施方式I)<半导体装置>參照

本发明的一个实施方式的半导体装置。本实施方式的半导体装置是采用MISFET作为半导体元件的半导体装置。图1和图2是实施方式I的半导体装置的主要部分剖视图。图2是将图1中的n沟道型MISFET Ql附近区域放大示出的图。另外，在图1中为了容易看清楚附图，将一部分元件分离区域5的图示省略了。如图1所示，本实施方式的半导体装置具有的MISFET形成于SOI基板I。SOI基板I具有:作为基体的支撑基板2 ;形成于支撑基板2的主面(表面)上的绝缘层即作为埋设氧化膜的BOX层3 ;形成于BOX层3上的半导体层即SOI层4。在SOI层4形成有MISFET作为半导体元件。支撑基板2例如是单晶硅基板。BOX层3例如是氧化硅膜，其膜厚例如约为4 IOOnm0另外，SOI层4例如是单晶硅膜，其膜厚例如约为4 IOOnm0在SOI基板I的主面上划定有元件分离区域5和MISFET形成区域(激活区域)6A、6B。MISFET形成区域6A、6B是被元件分离区域5划分开的区域。在MISFET形成区域6A、6B中的SOI层4形成有MISFET等半导体元件。MISFET形成区域6A是在SOI层4上形成有n沟道型MISFET Ql的区域(n型MISFET形成区域6A)。MISFET形成区域6B是在SOI层4上形成有p沟道型MISFET Q2的区域(p型MISFET形成区域6B)。另外，在图1中为了容易理解，将n型MISFET形成区域6A和p型MISFET形成区域6B图示为彼此相邻，但是n型MISFET形成区域6A和p型MISFET形成区域6B的实际位置关系能够根据需要进行变更。在n型MISFET形成区域6A和p型MISFET形成区域6B中，在支撑基板2分别形成有阱区域PW、NW。在n型MISFET形成区域6A形成有p型阱区域PW，在p型MISFET形成区域6B形成有n型阱区域NW。另外，也可以是，在形成于n型MISFET形成区域6A的p型阱区域PW的下侧(主面的相反侧)形成有深阱区域而。首先，说明在n型MISFET形成区域6A形成的n沟道型MISFETQ1的具体结构。n沟道型MISFET Ql的栅电极GE在n型MISFET形成区域6A中，通过BOX层3、S0I层4、栅极绝缘膜GI而形成于在支撑基板2形成的p型阱区域PW上。栅极绝缘膜GI例如是氧化硅膜或者氮氧化硅膜。或者，作为栅极绝缘膜GI，例如也能够采用氧化铪(HfO2)膜、氧化错(ZrO2)膜、氧化招(Al2O3)膜、氧化钽(Ta2O5)膜或者氧化镧(La2O3)膜等金属氧化物膜即High — k膜(高介质常数膜)。另外，作为栅极绝缘膜GI，也能够采用氧化硅膜(或者氮氧化硅膜)与High — k膜(高介质常数膜)的层叠膜。栅电极GE例如是被导入杂质并形成为低电阻率的多晶硅膜(掺杂多晶硅膜)。或者，作为栅电极GE，例如也能够采用氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜或者氮化碳化钽(TaNC)膜等金属膜。另外，也可以是这些金属膜与多晶娃膜的层叠构造即MIPS(Metal Inserter Poly-silicon Stack:金属插入多晶硅堆栈)构造。并且，在栅电极GE的侧壁上形成有侧壁间隔物SW作为侧壁绝缘膜。在n型MISFET形成区域6A中，在隔着形成有侧壁间隔物SW的栅电极GE的两侧部分形成有由硅层构成的源极/漏极区域SD，该硅层是通过选择性外延生长而有选择地形成于SOI层4上的。在n型MISFET形成区域6A中，源扱/漏极区域SD例如是使磷(P)或者神(As)等n型杂质扩散而形成的n型半导体区域。另外，也可以取代通过选择性外延生长而形成于SOI层4上的源极/漏极区域SD，而通过在SOI层4的隔着形成有侧壁间隔物SW的栅电极GE的两侧部分中扩散n型杂质来形成n型半导体区域，也能够作为源极/漏极区域。并且，在SOI层4中形成n_型半导体区域(延伸区域)和杂质浓度比其更高的n+型半导体区域(源扱/漏极区域)，也能够作为LDD(Lightly Doped Drain:轻掺杂漏极)构造的源极/漏极区域。另外，也能够采用自对准娃化物(Saclicide:SelfAligned Saclicide)技术,在源极/漏极区域SD上以及栅电极GE上形成硅化钴层或者硅化镍层等金属硅化物层。下面，关于在p型MISFET形成区域6B形成的p沟道型MISFETQ2的具体结构，以与n沟道型MISFET Ql的不同之处为中心进行说明。p沟道型MISFET Q2的栅电极GE是在p型MISFET形成区域6B中，通过BOX层3、SOI层4、栅极绝缘膜GI而形成于在支撑基板2形成的n型阱区域NW上的。栅极绝缘膜GI能够采用与n沟道型MISFET Ql的栅极绝缘膜GI相同的材料。并且，栅电极GE能够采用与n沟道型MISFET Ql的栅电极GE相同的材料。并且，在栅电极GE的侧壁上形成有侧壁间隔物SW作为侧壁绝缘膜。在P型MISFET形成区域6B中，在隔着形成有侧壁间隔物SW的栅电极GE的两侧部分形成有由硅层构成的源极/漏极区域SD，该硅层是通过选择性外延生长而有选择地形成于SOI层4上的。在p型MISFET形成区域6B中，源扱/漏极区域SD例如是使硼(B)等P型杂质扩散而形成的P型半导体区域。另外，在p型MISFET形成区域6B中，可以与n型MISFET形成区域6A相同地，通过在SOI层4的隔着形成有侧壁间隔物SW的栅电极GE的两侧部分扩散p型杂质来形成p型半导体区域，并作为源极/漏极区域。并且，在P型MISFET形成区域6B中，也能够形成为LDD构造的源极/漏极区域。另外，在p型MISFET形成区域6B中，也能够采用自对准硅化物技术，在源极/漏极区域SD上以及栅电极GE上形成金属硅化物层。这样，在n型MISFET形成区域6A形成n沟道型MISFET Q1，在p型MISFET形成区域6B形成p沟道型MISFET Q2。元件分离区域5是用于划分形成有n沟道型MISFET Ql的n型MISFET形成区域6A、和形成有p沟道型MISFET Q2的p型MISFET形成区域6B的区域。在元件分离区域5中，在SOI基板I的主面上形成有元件分离槽(槽)7，该槽7贯通SOI层4和BOX层3，并且底面7a位于支撑基板2的厚度的中间位置，元件分离膜8被埋入到所形成的槽7中。元件分离膜8将形成于n型MISFET形成区域6A的n沟道型MISFET Ql和形成于p型MISFET形成区域6B的p沟道型MISFET Q2分离。优选元件分离膜8由氧化硅膜构成。元件分离区域5中的元件分离膜8如后面所述能够利用STI (Shallow Trench Isolation:浅沟槽隔离)法形成。在本实施方式中，防氧化膜9介于BOX层3中露出于槽7的侧面7b的部分与元件分离膜8之间。在进行用于将以填埋槽7的方式形成的元件分离膜8烧结的热处理(退火处理)时，防氧化膜9防止SOI层4的氧化。在支撑基板2及SOI层4由单晶硅构成、BOX层3是氧化硅膜时，优选防氧化膜9采用氮化硅膜。此时，能够在形成槽7后通过堆积氮化硅膜来形成防氧化膜9，并且全面覆盖槽7的底面7a及侧面7b。或者，能够在形成槽7后通过对槽7的底面7a及侧面7b进行氮化处理来形成防氧化膜9。另外，本实施方式的半导体装置能够具有与在SOI层4形成的MISFET Q1、Q2相比高耐压的MISFET Q3。通过在SOI基板I的主面的一部分区域中去除SOI层4和BOX层3，能够在露出支撑基板2的区域中形成高耐压的MISFET Q3。此时，如图1所示，在SOI基板I的露出支撑基板2的区域中，划定出了用于形成高耐压的MISFET Q3的高耐压MISFET形成区域6C。在高耐压的MISFET Q3是n沟道型MISFET的情况下，在高耐压MISFET形成区域6C中，能够在支撑基板2上形成例如p型杂质浓度小于n型MISFET形成区域6A中的p型阱区域PW的高耐压阱区域服。或者，在高耐压的MISFET Q3是p沟道型MISFET的情况下，在高耐压MISFET形成区域6C中，能够在支撑基板2上形成例如n型杂质浓度小于p型MISFET形成区域6B中的n型阱区域NW的高耐压阱区域服。高耐压的MISFET Q3的栅电极GE是隔着栅极绝缘膜GI而形成于高耐压MISFET形成区域6C中的、在支撑基板2形成的高耐压阱区域HW上的。栅极绝缘膜GI能够采用与n沟道型MISFET Ql的栅极绝缘膜GI相同的材料。并且，栅电极GE能够采用与n沟道型MISFETQ1的栅电极GE相同的材料。并且，在栅电极GE的侧壁上形成有侧壁间隔物SW作为侧壁绝缘膜。在高耐压MISFET形成区域6C中，在隔着形成有侧壁间隔物SW的栅电极GE的两侧部分中，通过在支撑基板2上扩散杂质来形成源极/漏极区域SD。另外，在高耐压MISFET形成区域6C中，可以与n型MISFET形成区域6A相同地形成为LDD构造的源极/漏极区域。另外，在高耐压MISFET形成区域6C中，也能够采用自对准硅化物技术在源极/漏极区域SD上以及栅电极GE上形成金属硅化物层。在上述SOI基板I的主面(表面)上整面形成有层间绝缘膜10，以便覆盖n沟道型MISFET Ql、p沟道型MISFET Q2及高耐压的MISFET Q3各自的栅电极GE、侧壁间隔物SW及源扱/漏极区域SD。层间绝缘膜10例如由氧化硅膜的単体膜、或者氮化硅膜和厚度比其厚的氧化硅膜的层叠膜(氮化硅膜在下层侧)等构成，层间绝缘膜10的上表面被实施平坦化处理，使得其高度在n型MISFET形成区域6A、p型MISFET形成区域6B及高耐压MISFET形成区域6C中基本一致。在层间绝缘膜10形成有触点孔CNT，在触点孔CNT内形成有导电性的插头PG。触点孔CNT和填埋其的插头PG形成于n型MISFET形成区域6A、p型MISFET形成区域6B以及高耐压MISFET形成区域6C的源极/漏极区域SD上及栅电极GE上等。插头PG的底部与在n型MISFET形成区域6A、p型MISFET形成区域6B及高耐压MISFET形成区域6C形成的源极/漏极区域SD及栅电极GE电连接。在埋设有插头PG的层间绝缘膜10上形成有例如由氧化硅膜等构成的绝缘膜11，在形成于绝缘膜11的布线槽(开ロ部)内形成有作为第I层布线的布线Ml。布线Ml通过插头PG与在n型MISFET形成区域6A、p型MISFET形成区域6B及高耐压MISFET形成区域6C形成的源极/漏极区域SD及栅电极GE等电连接。布线Ml利用镶嵌技术(此处指单镶嵌技木)形成，但作为另ー种方式，也能够利用形成有图案的导体膜(例如钨布线或者铝布线)形成。〈半导体装置的制造エ序〉參照

本实施方式的半导体装置的制造エ序。图3和图4是表示实施方式I的半导体装置的制造エ序的一部分制造エ序的制造エ艺流程图。图5 图12及图18 图22是实施方式I的半导体装置的制造エ序中的主要部分剖视图。图13是表示实施方式I的第I变形例的半导体装置的制造エ序的一部分制造エ序的制造エ艺流程图。图14 图17是实施方式I的第I变形例的半导体装置的制造エ序中的主要部分剖视图。另外，在图5 图12及图14 图17中将元件分离区域附近放大示出。首先，如图5所示准备SOI基板I (图3的步骤SI)。该SOI基板I如前面所述具有:作为基体的支撑基板2 ;形成于支撑基板2的主面(表面)上的绝缘层即作为埋设氧化膜的BOX层3 ;形成干BOX层3上的半导体层即SOI层4。支撑基板2例如是单晶硅基板。BOX层3例如是氧化硅膜，其膜厚例如约为4 lOOnm。另外，SOI层4例如是单晶硅层，其膜厚例如约为4 lOOnm。然后，在SOI基板I的元件分离区域5中利用STI法形成元件分离膜8。如图6所示，在SOI基板I的主面(表面)整个面上依次形成绝缘膜21、绝缘膜22、绝缘膜23 (图3的步骤S2)。首先，将SOI基板I进行氧化(优选热氧化)，在SOI基板I的主面(表面)整个面上即SOI层4上形成绝缘膜(氧化膜)21。然后，在SOI基板I的主面(表面)整个面上即绝缘膜21上,利用CVD (Chemical Vapor Deposition:化学气相生长)法(例如热CVD法)等形成(堆积)绝缘膜22。然后，在SOI基板I的主面(表面)整个面上即绝缘膜22上，利用CVD法(例如热CVD法)等形成(堆积)绝缘膜23。绝缘膜21优选由氧化硅膜构成，绝缘膜22优选由氮化硅膜构成，绝缘膜23优选由氧化硅膜构成。绝缘膜21的厚度例如约为5 20nm，绝缘膜22的厚度例如约为50 150nm，绝缘膜23的厚度例如约为10 lOOnm。然后，在SOI基板I的主面(表面)整个面上即绝缘膜23上涂敷光致抗蚀剂层，然后对该光致抗蚀剂层进行曝光及显影，由此形成如图7所示的光致抗蚀剂图案PRl (图3的步骤S3)。光致抗蚀剂图案PRl在元件分离区域5具有开ロ部。然后，将光致抗蚀剂图案PRl用作蚀刻掩膜，依次对绝缘膜23、绝缘膜22、绝缘膜21及SOI基板I进行干式蚀刻(等离子干式蚀刻)，由此形成如图8所示的槽(元件分离槽)7 (图3的步骤S4)。在该步骤S4，例如通过等离子干式蚀刻来形成槽7。槽7跨越并形成于绝缘膜23、绝缘膜22、绝缘膜21、SOI层4、BOX层3及支撑基板2。S卩，槽7形成为贯通绝缘膜23、绝缘膜22、绝缘膜21、S0I层4、B0X层3，并且槽7的底面7a位于支撑基板2的厚度的中间位置。因此，在槽7的底面7a及侧面7b上露出支撑基板2，在槽7的侧面7b上露出BOX层3、SOI层4、绝缘膜21、绝缘膜22、绝缘膜23。支撑基板2中的槽7的深度(从支撑基板2的上表面到槽7的底面7a的深度)例如约为300 700nm。在形成槽7后，去除光致抗蚀剂图案PR1。图8示出了去除光致抗蚀剂图案PRl后的阶段(状态)。然后，如图9所示，以覆盖槽7的内部(即槽7的底面7a和侧面7b)及绝缘膜23的表面的方式，利用CVD法(例如热CVD法)等形成(堆积)防氧化膜9 (图3的步骤S5)。此时，支撑基板2中在槽7的底面7a和侧面7b上露出的部分、以及BOX层3、SOI层4、绝缘膜21、绝缘膜22、绝缘膜23中在槽7的侧面7b上露出的部分，被防氧化膜9整面覆盖。防氧化膜9优选由氮化硅膜构成。在执行后述的元件分离膜8的热处理(退火处理)及其它各个エ序的热处理吋，防氧化膜9能够防止SOI层4由于通过元件分离膜8提供的氧气而被氧化。防氧化膜9的厚度例如约为I 10nm。然后，如图10所示，在SOI基板I的主面(表面)整个面上即防氧化膜9上形成(堆积)用于填埋槽7的元件分离膜8 (图3的步骤S6)。元件分离膜8优选由氧化硅膜构成。元件分离膜8优选利用等离子CVD形成,特别优选利用HDP (High Density Plasma:高密度等离子)一 CVD法形成。元件分离膜8形成为能够填埋槽7的厚度。虽然也依据于槽7的深度，元件分离膜8的厚度能够形成为例如约500 lOOOnm。在利用等离子CVD法(尤其是HDP — CVD法)成膜元件分离膜8的情况下，防氧化膜9也具备防止在堆积元件分离膜8时对SOI基板I造成损伤的作用。然后，进行将被埋设在槽7内的元件分离膜8烧结的热处理(退火处理)。该热处理能够通过在例如约400 1200°C下对SOI基板I进行热处理来实现。然后，利用CMP (Chemical Mechanical Polishing:化学机械研磨)法研磨元件分离膜8 (图3的步骤S7)。由此，如图11所示，槽7的外部的元件分离膜8被去除，在槽7内保留元件分离膜8。并且，在进行该CMP处理时，绝缘膜22上的元件分离膜8、防氧化膜9及绝缘膜23也被去除，露出绝缘膜22的上表面。并且，该CMP处理是在绝缘膜22 (氮化硅膜)的研磨速度小于元件分离膜8及绝缘膜23 (氧化硅膜)的研磨速度的条件下进行的，因而绝缘膜22能够作为CMP处理的阻止膜(或者保护膜)发挥作用。然后，进行如图12所示的处理，即去除绝缘膜22、21，将元件分离膜8蚀刻预定量，以降低被埋设在槽7内的元件分离膜8与SOI层4的高度差(图3的步骤S8)。首先，通过利用了热磷酸等药液(蚀刻液)的湿式蚀刻来去除绝缘膜22。此时的湿式蚀刻是在元件分离膜8及绝缘膜21 (氧化硅膜)的蚀刻速度小于绝缘膜22 (氮化硅膜)的蚀刻速度的蚀刻条件下进行的，因而能够有选择地去除绝缘膜22，使绝缘膜21的上表面露出。然后，通过利用了氟酸等药液(蚀刻液)的湿式蚀刻来去除绝缘膜21。通过去除绝缘膜21，S0I层4的上表面露出。并且，在绝缘膜21的湿式蚀刻中，绝缘膜21被去除到SOI层4的上表面能够露出的程度，因而槽7内的元件分离膜8及防氧化膜9基本未被蚀刻而能够保留。然后，通过干式蚀刻(等离子干式蚀刻)对槽7内的元件分离膜8的上部(上表面)进行蚀刻，由此使槽7内的元件分离膜8的上表面后退。此时，优选在槽7内的元件分离膜8的上表面的高度位置低于SOI层4的上表面的高度位置之前结束干式蚀刻(等离子干式蚀刻)。图12示出了槽7内的元件分离膜8的上表面的高度位置与SOI层4的上表面的高度位置大致相同，且高度差降低的状态。在此，作为第I变形例，如图14 图17所示，也能够取代氮化硅膜的堆积，而通过槽7内部的氮化来形成防氧化膜9。在该第I变形例中，首先执行与图5 图8所示的エ序(图3的步骤S I S4)相同的エ序(图13的步骤S I S4)，在元件分离区域5形成槽7。当在元件分离区域5形成槽7后，取代图9所示的エ序(图3的步骤S5)，按照图14所示，对槽7的内部(即槽7的底面7a和侧面7b)进行氮化处理(图13的步骤S21)。通过该氮化处理，SOI层4、BOX层3、支撑基板2中露出于槽7的部分被氮化，并形成为防氧化膜9。即，SOI层4、B0X层3、支撑基板2中露出于槽7的部分被防氧化膜9整面覆盖。例如，在SOI层4是单晶硅层的情况下，露出于槽7的部分被氮化并成为氮化硅膜。同样，例如在支撑基板2是单晶硅基板的情况下，露出于槽7的部分被氮化并成为氮化硅膜。另外，例如在BOX层3是氧化硅膜的情况下，露出于槽7的部分被氮化并成为氮氧化硅膜。氮化硅膜和氮氧化硅膜与氧化硅膜相比，氧均难以扩散。因此，在执行后述的元件分离膜8的热处理(退火处理)及其它各个エ序的热处理吋，防氧化膜9能够防止SOI层4由于通过元件分离膜8提供的氧气而被氧化。并且，通过氮化处理而形成的防氧化膜9的厚度例如约为I 5nm。氮化处理例如能够通过等离子氮化或者热氮化来实现。等离子氮化是这样的方法:利用等离子将氮(N2)气等氮族气体激励，使产生氮离子或者氮游离基(激活种子)，将SOI基板I置于这种氛围中，利用氮离子或者氮游离基(激活种子)对基板表面进行氮化处理。另外，热氮化是在例如一氧化氮(NO)气体等氛围中保持在例如约1000°C的高温下对基板表面进行氮化处理的方法。在通过等离子氮化进行氮化处理的情况下，在由氧化硅膜构成的BOX层3中露出于槽7的部分容易形成氮氧化硅膜。但是，在由单晶硅层构成的SOI层4和支撑基板2中，氮化不从露出于槽7的表面部分向里侧推进，不容易形成氮化硅膜。另ー方面，在通过利用了例如NO气体的热氮化进行氮化处理的情况下，即使是在SOI层4和支撑基板2中，氮化也容易从露出于槽7的表面部分向里侧推迸，能够容易形成氮化硅膜。因此，优选通过利用了例如NO气体的热氮化进行氮化处理。然后，与图10 图12所示的エ序(图3的步骤S6 步骤S8)相同地，执行图15 图17所示的エ序(图13的步骤S6 步骤S8)。由此能够进行这样的处理:即形成用于填埋槽7的元件分离膜8，降低被埋设在槽7内的元件分离膜8与SOI层4的高度差。这样，如图12或者图17所示，在SOI基板I的元件分离区域5中，利用STI法形成元件分离膜8。并且，如图18所示，在SOI基板I的主面(表面)整个面上，在多个元件分离区域5中形成有元件分离膜8。通过在元件分离区域5中形成元件分离膜8，在SOI基板I中利用形成有元件分离膜8的元件分离区域5划定(規定)出MISFET形成区域6A、6B、6C。然后，通过后面的エ序，在该MISFET形成区域6A、6B、6C中形成各种半导体元件(例如后述的 MISFET Q1、Q2、Q3 等)。另外，从图18起，以图12和图17为代表，不例说明具有图12所不的构造(本实施方式)的示例，但在具有图17所示的构造(第I变形例)的情况下，也能够大致相同地执行。然后，如图19所示，形成从支撑基板2的上表面一直到预定的深度的阱区域(图4的步骤S9)。在本实施方式中，在支撑基板2中形成含有p型杂质(例如硼等)的p型阱区域PW、以及含有n型杂质(例如磷或砷等)的n型阱区域NW。例如通过采用离子注入法在支撑基板2中导入p型杂质，能够形成p型阱区域PW。例如，以5X IO12 5X 1013/cm2的浓度来注入硼(B)离子，形成杂质的浓度为5 X IO17 5 X IO1Vcm3的p型阱区域PW。例如通过采用离子注入法在支撑基板2中导入n型杂质，能够形成n型阱区域NW。例如，以5X IO12 5X IO1Vcm2的浓度来注入磷(P)或者砷(As)离子，形成杂质的浓度为5X1017 5X1018/cm3的n型讲区域NW。并且，通过调整离子注入的条件，能够控制不向SOI层4注入构成阱区域的杂质。即，不向SOI层4注入杂质，以便使晶体管的沟道区域保持无掺杂状态。但是，也可以调整离子注入的条件，使得向SOI层4注入构成阱区域的杂质。另外，在支撑基板2中，也可以在一部分区域例如形成有高耐压的MISFET Q3的预定区域(高耐压MISFET形成区域6C)中形成含有p型杂质或者n型杂质的高耐压阱区域HW(參照图19)。在高耐压阱区域HW中，例如通过使杂质浓度小于p型阱区域PW或者n型阱区域NW的杂质浓度，能够形成高耐压的MISFET Q3。另外，也可以在形成于n型MISFET形成区域6A中的p型阱区域PW的下侧(主面的相反侧)形成深阱区域DW。然后，如图20所示，采用平板印刷、干式蚀刻及湿式蚀刻，在形成有高耐压的MISFET Q3的高耐压MISFET形成区域6C中去除SOI层4和BOX层3 (图4的步骤S10)。首先，在SOI基板I的主面(表面)整个面上即SOI层4上涂敷光致抗蚀剂层，然后进行曝光及显影，由此形成光致抗蚀剂图案(未图示)。然后，将所形成的光致抗蚀剂图案用作蚀刻掩膜，对SOI层4和BOX层3进行蚀刻，有选择地去除从光致抗蚀剂图案露出的部分的SOI层4和BOX层3。此时，被光致抗蚀剂图案覆盖的部分的SOI层4和BOX层3未被去除，而被保留。该蚀刻能够采用作为药液(蚀刻液)使用氟酸等的湿式蚀刻。在SOI层4和BOX层3被去除的区域中，支撑基板2的上表面露出。然后，去除光致抗蚀剂图案。光致抗蚀剂图案的去除能够采用基于湿式处理的去除，例如采用利用了 SPM (Sulfuric acid-HydrogenPeroxide Mixture:硫酸-过氧化氢混合物)液的SPM清洗。然后，制造MISFET (图4的步骤S11)。首先，在SOI基板I的主面(表面)整个面上利用例如热氧化法形成由例如氧化硅膜构成的栅极绝缘膜用的绝缘膜(未图示)。膜厚能够形成为例如约1.0 2.5nm。另外，也可以采用CVD法形成氧化硅膜，还可以利用氮等离子法向氧化硅膜导入约3 10%的氮，使形成氮氧化硅膜。另外，栅极绝缘膜用的绝缘膜可以是例如High — k膜(高介质常数膜)等其它绝缘膜、或者氧化硅膜(或者氮氧化硅膜)与High — k膜(高介质常数膜)的层叠膜。然后，在SOI基板I的主面(表面)整个面上形成栅电极用的导电体膜(未图示)。栅电极用的导电体膜能够采用例如多晶硅膜(掺杂多晶硅膜)。然后，在SOI基板I的主面(表面)整个面上涂敷光致抗蚀剂层，然后进行曝光及显影，由此形成光致抗蚀剂图案(未图示)。然后，通过将光致抗蚀剂图案作为蚀刻掩膜的干式蚀刻(等离子干式蚀刻)，对栅电极用的导电体膜及栅极绝缘膜用的绝缘膜进行蚀刻。由此，在n型MISFET形成区域6A、p型MISFET形成区域6B及高耐压MISFET形成区域6C分别形成加工有图案的栅电极GE和栅极绝缘膜GI。然后，去除光致抗蚀剂图案。然后，在栅电极GE的侧壁上形成由例如氧化硅膜或者氮化硅膜或者这些绝缘膜的层叠膜等构成的侧壁间隔物SW，作为侧壁绝缘膜。例如在SOI基板I的主面(表面)整个面上堆积氧化娃膜或者氮化娃膜或者它们的层叠膜，利用RIE (Reactive 1n Etching:反应离子蚀刻)法等对该氧化硅膜或者氮化硅膜或者它们的层叠膜进行各向异性蚀刻，由此能够形成侧壁间隔物SW。然后，在n型MISFET形成区域6A及p型MISFET形成区域6B中，利用选择性外延生长法形成硅层。例如，利用使用ニ氯ニ氢硅(SiH2Cl2)及氯化氢(HCl)气体的减压CVD法来堆积硅层。根据该方法，在SOI层4露出的部分中堆积的硅层按照SOI层4的单结晶进行外延生长。并且，在n型MISFET形成区域6A及p型MISFET形成区域6B中，均在SOI层4上形成有由硅层构成的一对源极/漏极区域SD，该由硅层构成的一对源极/漏极区域SD隔着栅电极GE及侧壁间隔物SW而配置。然后，在n型MISFET形成区域6A的源扱/漏极区域SD中注入磷(P)或砷(As)等n型杂质离子，进行将所导入的杂质激活的退火处理。并且，在p型MISFET形成区域6B的源极/漏极区域SD中注入硼(B)等p型杂质离子，进行将所导入的杂质激活的退火处理。这样，如图21所示，在n型MISFET形成区域6A中形成有n沟道型MISFET Q1，在p型MISFET形成区域6B中形成有p沟道型MISFET Q2。并且，在高耐压MISFET形成区域6C的栅电极GE及侧壁间隔物SW两侧的区域中注入杂质离子，进行将所导入的杂质激活的退火处理。这样，即使是在高耐压MISFET形成区域6C中，也在支撑基板2的表面形成隔着栅电极GE及侧壁间隔物SW而配置的一对源极/漏极区域SD，并形成如图21所示的高耐压的MISFET Q3。另外，也能够采用自对准娃化物(Salicide:Self Aligned Salicide)技术,在栅电极GE及源极/漏极区域SD的表面形成由硅化钴或者硅化镍等构成的低电阻的金属硅化物层(未图示)。以覆盖栅电极GE及源扱/漏极区域SD的方式，堆积例如钴(Co)膜或者镍(Ni)膜等金属膜并进行热处理，由此能够形成该金属硅化物层，然后去除未反应的金属膜。然后，形成层间绝缘膜10及插头PG (图4的步骤S 12)。首先，在SOI基板I的主面(表面)上整面形成层间绝缘膜10。S卩，以覆盖栅电极GE及侧壁间隔物SW的方式，在SOI基板I的主面(表面)上整面形成层间绝缘膜10。层间绝缘膜10例如由氧化硅膜的単体膜、或者氮化硅膜和厚度比其厚的氧化硅膜的层叠膜等构成。然后，利用CMP法对层间绝缘膜10的表面(上表面)进行研磨等，使层间绝缘膜10的上表面变平坦。即使是在层间绝缘膜10的表面由于基底高度差而形成有凹凸形状时，通过利用CMP法对层间绝缘膜10的表面进行研磨，也能够得到其表面变平坦的层间绝缘膜。然后，将在层间绝缘膜10上形成的光致抗蚀剂图案(未图示)用作蚀刻掩膜，对层间绝缘膜10进行干式蚀刻，由此在层间绝缘膜10上形成触点孔CNT。在触点孔CNT的底部露出了 SOI基板I的主面的一部分例如源极/漏极区域SD的表面的一部分或栅电极GE的表面的一部分等。然后，在触点孔CNT内形成由钨(W)等构成的导电性的插头PG。为了形成插头PG，例如在包括触点孔CNT的内部的层间绝缘膜10上，利用等离子CVD法等形成屏蔽导体膜(例如钛膜、氮化钛膜、或者它们的层叠膜)。然后，利用CVD法等以填埋触点孔CNT的方式在屏蔽导体膜上形成由钨膜等构成的主导体膜，利用CMP法或者回蚀法等去除层间绝缘膜10上的不要的主导体膜和屏蔽导体膜，由此能够形成如图22所示的插头PG。在图22中，为了简化附图，示出了将主导体膜和屏蔽导体膜一体化的插头PG。插头PG在其底部与栅电极GE或者源极/漏极区域SD的表面(当在该表面形成金属硅化物层时指该金属硅化物层)等接触，并实现电连接。然后，在埋设有插头PG的层间绝缘膜10上形成绝缘膜11。绝缘膜11也能够形成为多个绝缘膜的层叠膜。然后，利用单镶嵌法形成第I层布线即布线Ml (图4的步骤S13)。具体地讲，能够按照下面所述来形成布线Ml。首先，通过以光致抗蚀剂图案(未图示)为掩膜的干式蚀刻(等离子干式蚀刻)，在绝缘膜11的预定的区域形成布线槽，然后在包括布线槽的底部及侧壁的绝缘膜11上形成屏蔽导体膜(例如氮化钛膜、钽膜或者氮化钽膜等)。然后，利用CVD法或者溅射法等在屏蔽导体膜上形成铜的种子层，再利用电解镀覆法等在种子层上形成镀铜膜，利用镀铜膜来填埋布线槽的内部。然后，利用CMP法去除布线槽以外的区域的主导体膜(镀铜膜和种子层)和屏蔽导体膜，形成被埋设在布线槽中、以铜为主导电材料的第I层布线Ml。由此，如图1所示，制得具有形成截止到第I层布线Ml的构造的半导体装置。在图1中为了简化附图，示出了将屏蔽导体膜、种子层及镀铜膜一体化的布线Ml。布线Ml通过插头PG与栅电极GE或者源极/漏极区域SD等电连接。然后，利用双镶嵌法形成第2层布线，在此省略图示及其说明。<关于随着元件分离区域的形成而产生的SOI层的氧化>图23是将不形成防氧化膜的比较例的半导体装置的元件分离区域附近放大示出的主要部分剖视图。在图23中，SOI基板101、支撑基板102、BOX层103、SOI层104分别相当于上述SOI基板1、上述支撑基板2、上述BOX层3、上述SOI层4。另外，绝缘膜121、122分别相当于上述绝缘膜21、22。另外，槽107、元件分离膜108分别相当于上述槽7、上述元件分离膜
8。元件分离区域105、MISFET形成区域106A、106B分别相当于上述元件分离区域5、上述n型MISFET形成区域6A、6B。图23所示的构造(状态)是这样形成的，即在进行上述图5 图8的エ序后，不进行上述图9的エ序，而是进行在上述图10的エ序中截止到进行将元件分离膜8烧结的热处理之前的エ序。即，图23所示的构造(状态)是除了不形成防氧化膜9之外，通过进行与截止到得到上述图10所示的构造(状态)大致相同的エ序而形成的。但是，在图23所示的构造(状态)中，在上述图6 图7的エ序中也没有形成绝缘膜23。但是，根据本发明者们的分析可知，在从图23所示的状态起进行将元件分离膜108烧结的热处理(退火处理)后，在MISFET形成区域106A、106B的元件分离区域105侧部分中，存在BOX层103明显变厚、SOI层104弯曲变形的情況。制作了对退火处理后的半导体装置的元件分离区域附近进行加工使露出截面的试验片，对于制作的试验片，利用SEM (Scanning Electron Microscope:扫描电子显微镜)观察了截面形状，并跟踪其图像绘制了附图，附图的一例如图24所示。MISFET形成区域106AU06B的元件分离区域105侧部分(用单点划线包围的端部侧区域101A、101B)的BOX层103的厚度，相比MISFET形成区域106A、106B的中心侧部分(用单点划线包围的中心侧区域101C、101D)的BOX层103的厚度明显变厚。与其相应地，端部侧区域101A、101B的SOI层104被抬起到中心侧区域101CU01D的SOI层104的上方，其结果是SOI层104弯曲变形。关于该BOX层103的膜厚増大的原因，本发明者们进行研究得知:在进行退火处理时，在端部侧区域101AU01B中，SOI层104中与BOX层103接触的部分被氧化是主要原因。即，如图23中的箭头A所示可知，在进行退火处理时，氧气通过元件分离膜108的氧化硅膜及BOX层103的氧化硅膜而扩散，因而SOI层104中与BOX层103接触的部分被氧化，并成为BOX层103的一部分。由于端部侧区域101A、101B被供给较多的氧气，因而在端部侧区域101AU01B和中心侧区域101CU01D中，BOX层103的膜厚产生差异。并且，如果MISFET的沟道长度变短，则中心侧区域101C、IOlD的作用减小，而端部侧区域101AU01B的作用增大。另外，例如在BOX层103变厚时，MISFET的阈值电压(Vth)增大等，MISFET的阈值电压(Vth)随着BOX层103的膜厚的变动而变动。因此，在比较例的半导体装置中，尤其是在沟道长度变短的微小MISFET中，端部侧区域101AU01B的BOX层103的膜厚增加的现象变明显，半导体装置的阈值电压(Vth)有可能容易变动。
另外，很难在SOI基板101的主面(表面)整个面上均匀地控制端部侧区域101A、IOlB的BOX层103的膜厚増加的量。因此，在比较例的半导体装置中，尤其是在沟道长度变短的微小MISFET中，半导体装置的阈值电压(Vth)容易在SOI基板101的主面(表面)整个面上产生偏差，有可能导致半导体装置的电气特性的均匀性能容易下降。另外，在此没有图示，在对进行了图24所示的观察的试验片执行基于氟酸的蚀刻处理时，可知端部侧区域101A、101B的BOX层103的蚀刻速度相比中心侧区域101C、101D的BOX层103的蚀刻速度非常大。即，在比较例的半导体装置中，在端部侧区域101A、101B和中心侧区域101C、101D中，BOX层103的蚀刻速度也产生差异。并且，如前面所述，如果MISFET的沟道长度变短，则中心侧区域101CU01D的作用减小，而端部侧区域101AU01B的作用増大。因此，在比较例的半导体装置中，尤其是在沟道长度变短的微小MISFET中，有可能产生在エ序中应该蚀刻形成端部侧区域101A、101B的BOX层103的元件的图案随处丢失的“图案消失”。<本实施方式的主要特征和效果>因此，在本实施方式中，在元件分离区域5形成槽7，然后以覆盖槽7的内部的方式堆积形成防氧化膜9。并且，在第I变形例中，对槽7的内部进行氮化处理来形成防氧化膜
9。虽然在形成槽7时BOX层3露出于槽7的侧面7b，但通过形成防氧化膜9，BOX层3中露出于槽7的侧面7b的部分被防氧化膜9覆盖。S卩，防氧化膜9介于BOX层3与元件分离膜8之间。由此，在以填埋BOX层3被防氧化膜9覆盖的槽7的方式形成元件分离膜8后，在进行退火处理吋，能够防止氧气通过元件分离膜8和BOX层3而扩散，能够防止SOI层4被氧化。尤其是在BOX层3和元件分离膜8是氧化硅膜时，优选防氧化膜9是氮化硅膜。由于利用氮化硅膜防止氧气的扩散，因而能够更加可靠地防止氧气通过元件分离膜8的氧化硅膜和BOX层3的氧化硅膜而扩散，在进行退火处理吋，能够更加可靠地防止SOI层4被氧化。其结果是，在本实施方式的半导体装置中，即使是在沟道长度较短的微小MISFET中，也能够防止元件分离区域5侧的BOX层3的膜厚増加，能够抑制半导体装置的阈值电压(Vth)的变动。并且，在本实施方式的半导体装置中，即使是在沟道长度较短的微小MISFET中，也能够防止半导体装置的阈值电压(Vth)在SOI基板I的主面(表面)整个面上产生偏差，防止半导体装置的电气特性的均匀性能下降。另外，在本实施方式的半导体装置中，能够防止元件分离区域5侧的BOX层3的蚀刻速度増大，因而能够防止发生“图案消失”。(实施方式2)在实施方式I中，防氧化膜9整面地介于槽7的底面7a及侧面7b与元件分离膜8之间。与此相对，在实施方式2中，在露出于槽7的底面7a及侧面7b的SOI层4及支撑基板2与元件分离膜8之间没有介入防氧化膜9。即，在实施方式2中，以覆盖BOX层3中露出于槽7的部分的方式形成防氧化膜9，并使防氧化膜9介于BOX层3与元件分离膜8之间。〈半导体装置〉图25和图26是实施方式2的半导体装置的主要部分剖视图。图26是将图25的n沟道型MISFET Ql附近区域放大示出的图。
在本实施方式中，防氧化膜9介于BOX层3与元件分离膜8之间。在进行将被埋设在槽7内的元件分离膜8烧结的热处理(退火处理)时，防氧化膜9防止SOI层4的氧化。在支撑基板2及SOI层4由单晶硅构成、BOX层3是氧化硅膜时，防氧化膜9能够采用氮化硅膜。此时，在形成槽7后对BOX层3中露出于槽7的侧面7b的部分进行蚀刻，并使BOX层3从槽7的侧面7b后退，由此在槽7的侧面7b形成凹部7c。并且，以填埋凹部7c井覆盖槽7的侧面7b的方式形成氮化硅膜，再以将所形成的氮化硅膜中填埋凹部7c的部分保留的方式对氮化硅膜进行蚀刻，由此能够形成防氧化膜9。所形成的防氧化膜9介于从槽7的侧面7b后退的BOX层3与元件分离膜8之间，并在上下方向上被夹在SOI层4和支撑基板2之间。或者，在形成槽7后不形成凹部，而以覆盖槽7的侧面7b的方式形成氮化硅膜，再以将所形成的氮化硅膜中覆盖BOX层3的部分保留的方式对氮化硅膜进行蚀刻，由此能够形成防氧化膜9。另外，优选SOI层4的一部分直接接触元件分离膜8。由此，能够抑制由于电荷被在接触SOI层4的部分形成的防氧化膜(氮化硅膜)捕捉并充电而造成的、MISFET的阈值电压(Vth)的变动。另外，更优选SOI层4的上表面侧的部分直接接触元件分离膜8，并且SOI层4的下表面侧的部分通过防氧化膜9与元件分离膜8接触。由此，能够抑制MISFET的阈值电压(Vth)的变动，并且更有效地防止在热处理(退火处理)时SOI层4由于通过元件分离膜8和BOX层3提供的氧气而被氧化。并且，优选防氧化膜9不介于支撑基板2与元件分离膜8之间。由此，能够抑制由于电荷被防氧化膜捕捉并充电而造成的、MISFET的阈值电压(Vth)的变动。〈半导体装置的制造エ序〉參照

本实施方式的半导体装置的制造エ序。图27是表示实施方式2的半导体装置的制造エ序的一部分制造エ序的制造エ艺流程图。图28 图33及图50 图52是实施方式2的半导体装置的制造エ序中的主要部分剖视图。图34是表示实施方式2的第I变形例的半导体装置的制造エ序的一部分制造エ序的制造エ艺流程图。图35 图41是实施方式2的第I变形例的半导体装置的制造エ序中的主要部分剖视图。图42是表示实施方式2的第2变形例的半导体装置的制造エ序的一部分制造エ序的制造エ艺流程图。图43 图49是实施方式2的第2变形例的半导体装置的制造エ序中的主要部分剖视图。另外，在图28 图33、图35 图41及图43 图49中将ー个元件分离区域附近放大示出。首先，进行与图5 图8所示的エ序(图3的步骤SI S4)相同的エ序(图27的步骤SI S4)，在元件分离区域5形成槽7。然后，如图28所示，对BOX层3中露出于槽7的侧面7b的部分进行蚀刻，在槽7的侧面7b形成凹部7c (图27的步骤S31)。通过利用了氟酸等药液(蚀刻液)的湿式蚀刻，对BOX层3中露出于槽7的侧面7b的部分沿横向进行蚀刻，使从槽7的侧面(表面)7b后退到里侧，由此形成凹部7c。并且，与BOX层3 —起，绝缘膜21中露出于槽7的侧面7b的部分也沿横向被蚀刻，并从槽7的侧面(表面)7b后退到里侧。该湿式蚀刻被进行到使BOX层3从槽7的侧面(表面)7b后退到里侧并形成凹部7c的程度，因而绝缘膜22、23几乎未被蚀刻而能够保留。然后，如图29所示，以填埋凹部7c井覆盖槽7的侧面7b的方式，利用CVD法(例如热CVD法)等形成(堆积)防氧化膜9 (图27的步骤S32)。防氧化膜9由氮化硅膜构成。防氧化膜9的厚度例如能够形成为约I 5nm。然后，如图30所示，以将所形成的防氧化膜9中填埋凹部7c的部分保留的方式，通过干式蚀刻(等离子干式蚀刻)对防氧化膜9进行蚀刻(图27的步骤S33)。由此，能够利用防氧化膜9仅覆盖露出于槽7的侧面7b的部分中的BOX层3。在执行通过后面的エ序而形成的元件分离膜8 (參照图31)的热处理(退火处理)及其它各个エ序的热处理吋，以覆盖露出于槽7的侧面7b的BOX层3的方式而形成的防氧化膜9能够防止SOI层4由于通过元件分离膜8及BOX层3提供的氧气而被氧化。并且，由于防氧化膜9不介于SOI层4与元件分离膜8之间，因而能够抑制由于电荷被防氧化膜9捕捉并充电而造成的MISFET的阈值电压(Vth)的变动。另外，由于防氧化膜9也不介于支撑基板2与元件分离膜8之间，因而能够抑制由于电荷被防氧化膜9捕捉并充电而造成的MISFET的阈值电压(Vth)的变动。然后，与如图10所示的エ序(图3的步骤S6)相同地，通过进行如图31所示的エ序(图27的步骤S6)，在凹部7c被防氧化膜9填埋的状态下，形成(堆积)用于填埋槽7的元件分离膜8。并且，与如图11及图12所示的エ序(图3的步骤S7和步骤S8)相同地，通过进行如图32及图33所示的エ序(图27的步骤S7和步骤S8)，进行降低被埋设在槽7内的元件分离膜8与SOI层4的高度差的处理。在此，作为第I变形例，如图35 图41所示，不形成凹部7c，也能够利用防氧化膜9覆盖BOX层3中露出于槽7的侧面7b的部分。在该第I变形例中，首先进行与图5 图8所示的エ序(图3的步骤S I 步骤S4)相同的エ序(图34的步骤S I 步骤S4)，在元件分离区域5形成槽7。然后，如图35所示，在SOI基板I的主面(表面)整个面上即绝缘膜23上，形成(堆积)用于填埋槽7的元件分离膜8a (图34的步骤S41)。然后，如图36所示，通过干式蚀刻(等离子干式蚀刻)对槽7内的元件分离膜8a进行蚀刻，由此使槽7内的元件分离膜8a的上表面后退(图34的步骤S42)。此时，在底面7a被元件分离膜8a覆盖的状态下，使槽7内的元件分离膜8a的上表面Sb后退，以便使BOX层3的截止到支撑基板2侧(下表面侧)露出于槽7的侧面7b。然后，如图37所示，以覆盖槽7的内部(即槽7的侧面7b及元件分离膜8a的上表面Sb)及绝缘膜23的表面的方式，利用CVD法(例如热CVD法)等形成(堆积)防氧化膜9(图34的步骤S43)。防氧化膜9由氮化硅膜构成。防氧化膜9的厚度例如能够形成为约
丄 5nm0然后，如图38所示，以将所形成的防氧化膜9中至少覆盖BOX层3的部分保留的方式，通过干式蚀刻(等离子干式蚀刻)对防氧化膜9进行蚀刻(图34的步骤S44)。由此，能够利用防氧化膜9覆盖露出于槽7的侧面7b的部分中的至少BOX层3。并且，也去除防氧化膜9中与元件分离膜8a的上表面Sb接触的部分。在执行通过后面的エ序而形成的元件分离膜8c (參照图39)的热处理(退火处理)及其它各个エ序的热处理吋，以覆盖露出于槽7的侧面7b的BOX层3的方式而形成的防氧化膜9能够防止SOI层4由于通过元件分离膜8c及BOX层3提供的氧气而被氧化。此时，优选以使SOI层4的一部分直接接触通过后面的エ序而形成的元件分离膜8c的方式，去除防氧化膜9中与SOI层4接触的部分的一部分。如果防氧化膜9介于SOI层4与元件分离膜8c之间，则电荷有可能被防氧化膜9捕捉并充电，导致MISFET的阈值电压(Vth)的变动。因此，通过使防氧化膜9不介于SOI层4的一部分与元件分离膜Sc之间，能够抑制MISFET的阈值电压(Vth)的变动。另外，如图38所示，优选将防氧化膜9中与SOI层4的下表面侧接触的部分(用单点划线包围的区域)9b保留、将与SOI层4的上表面侧接触的部分(用虚线示出的区域)9a去除。SOI层4的下表面侧是指SOI层4的BOX层3侧，SOI层4的上表面侧是指SOI层4的与BOX层3侧的相反侧。由此，能够抑制MISFET的阈值电压(Vth)的变动，并且防止在热处理(退火处理)时SOI层4由于通过元件分离膜Sc和BOX层3提供的氧气而被氧化。另外，由于防氧化膜9也不介于支撑基板2与元件分离膜8a之间，因而能够抑制由于电荷被防氧化膜9捕捉并充电而造成的MISFET的阈值电压(Vth)的变动。然后，与图10 图12所示的エ序(图3的步骤S6 步骤S8)相同地，进行图39 图41所示的エ序(图34的步骤S6 步骤S8)。但是，在如图39所示的エ序中，形成用于填埋槽7的元件分离膜8c。通过预先在如图38所示的エ序中，将防氧化膜9中与元件分离膜8a的上表面Sb接触的部分去除，元件分离膜Sc和元件分离膜8a被一体化为元件分离膜8。并且，在如图40和图41所示的エ序中，进行降低被埋设在槽7内的元件分离膜8与SOI层4的高度差的处理。另外，作为第2变形例，如图43 图49所示，不形成凹部7c，也能够利用防氧化膜9覆盖BOX层3中露出于槽7的侧面7b的部分。在该第2变形例中，首先进行与图5 图7所示的エ序(图3的步骤SI 步骤S3)相同的エ序(图42的步骤SI 步骤S3)，形成抗蚀剂图案。然后，将光致抗蚀剂图案用作蚀刻掩膜，依次对绝缘膜23、绝缘膜22、绝缘膜21、SOI层4及BOX层3进行干式蚀刻(等离子干式蚀刻)，由此形成如图43所示的槽(元件分离槽)7d (图42的步骤S51)。槽7d形成为贯通绝缘膜23、绝缘膜22、绝缘膜21、SOI层4、BOX层3，并且槽7d的底面7e位于支撑基板2的上表面。因此，在槽7d的底面7e上露出支撑基板2的上表面，在槽7d的侧面7b上露出BOX层3、SOI层4、绝缘膜21、绝缘膜22、绝缘膜23。然后，如图44所示，以覆盖槽7d的内部(即槽7d的底面7e及侧面7b)及绝缘膜23的表面的方式，利用CVD法(例如热CVD法)等形成(堆积)防氧化膜9 (图42的步骤S52)。防氧化膜9由氮化硅膜构成。防氧化膜9的厚度例如约为I 5nm。然后，如图45所示，以将所形成的防氧化膜9中至少覆盖BOX层3的部分保留的方式，通过干式蚀刻(等离子干式蚀刻)对防氧化膜9进行蚀刻(图42的步骤S53)。由此，能够利用防氧化膜9覆盖露出于槽7d的侧面7b的部分中的至少BOX层3。在执行通过后面的エ序而形成的元件分离膜8 (參照图47)的热处理(退火处理)及其它各个エ序的热处理时，以覆盖露出于槽7d的侧面7b的BOX层3的方式而形成的防氧化膜9能够防止SOI层4由于通过元件分离膜8及BOX层3提供的氧气而被氧化。此时，优选以使SOI层4的一部分直接接触通过后面的エ序形成的元件分离膜8的方式，去除防氧化膜9中与SOI层4接触的部分的一部分。如果防氧化膜9介于SOI层4与元件分离膜8之间，则电荷有可能被防氧化膜9捕捉并充电，导致MISFET的阈值电压(Vth)的变动。因此，通过使防氧化膜9不介于SOI层4的一部分与元件分离膜8之间，能够抑制MISFET的阈值电压(Vth)的变动。另外，如图45所示，优选将防氧化膜9中与SOI层4的下表面侧接触的部分(用单点划线包围的区域)9b保留、将与SOI层4的上表面侧接触的部分(用虚线示出的区域)9a去除。SOI层4的下表面侧是指SOI层4的BOX层3侧，SOI层4的上表面侧是指SOI层4的与BOX层3侧的相反侧。由此，能够抑制MISFET的阈值电压(Vth)的变动，并且防止在热处理(退火处理)时SOI层4由于通过元件分离膜8和BOX层3提供的氧气而被氧化。另外，优选将防氧化膜9中与槽7d的底面7e接触的部分去除。由此，当在后面的エ序中深挖槽7d的底面7e来形成槽7f (參照图46)时，将不需要预先对防氧化膜9中与底面7e接触的部分进行蚀刻的エ序。然后，如图46所示，在露出于槽7d的侧面7b的部分中的BOX层3被防氧化膜9覆盖的状态下，对露出于槽7d的底面7e的支撑基板2进行干式蚀刻(等离子干式蚀刻)并深挖，由此形成槽7f (图42的步骤S54)。槽7f形成为使槽7f的底面7a位于支撑基板2的厚度的中间位置。并且，槽7f和槽7d被一体化为槽7 (參照图47)。然后，与图10 图12所示的エ序(图3的步骤S6 步骤S8)相同地，进行图47 图49所示的エ序(图42的步骤S6 步骤S8)。由此能够进行如下的处理，即覆盖槽7的内部(底面7a和侧面7b)，并且形成用于填埋槽7的元件分离膜8，降低被埋设在槽7内的元件分离膜8与SOI层4的高度差。另外，由于防氧化膜9也不介于支撑基板2与元件分离膜8之间，因而能够抑制由于电荷被防氧化膜9捕捉并充电而造成的MISFET的阈值电压(Vth)的变动。这样，如图33、图41或者图49所示，在SOI基板I的元件分离区域5中，利用STI法形成元件分离膜8。并且，如图50所示，在SOI基板I的主面(表面)整个面上，在多个元件分离区域5中形成元件分离膜8。通过在元件分离区域5中形成元件分离膜8，在SOI基板I中利用形成有元件分离膜8的元件分离区域5划定(規定)出MISFET形成区域6A、6B、6C。然后，通过后面的エ序，在该MISFET形成区域6A、6B、6C中形成各种半导体元件(例如后述的 MISFET Q1、Q2、Q3 等)。然后，通过进彳丁与图19及图20所不的エ序相同的エ序(图4的步骤S9和步骤S10)，如图51所示形成阱区域PW、NW、服，在高耐压MISFET形成区域6C中去除SOI层4和BOX层3。并且，通过进行与图21及图22所示的エ序相同的エ序(图4的步骤Sll和步骤S12)，如图52所示，在SOI层4上形成n沟道型MISFET Ql和p沟道型MISFET Q2，在支撑基板2上形成高耐压的MISFET Q3，在这些MISFET Q1、Q2、Q3上形成层间绝缘膜10和插头PG0另外，通过进行与图4的步骤S13所示的エ序相同的エ序，如图25所示，制得具有形成了截止到第I层布线Ml的构造的半导体装置。<本实施方式的主要特征和效果>在本实施方式中，在元件分离区域5形成槽7，对BOX层3中露出于槽7的侧面7b的部分进行蚀刻，在槽7的侧面7b形成凹部7c，以覆盖露出于凹部7c的BOX层3的方式来形成防氧化膜9。并且，在第I变形例及第2变形例中，在以整面覆盖槽7的内部的方式进行堆积后，以将覆盖BOX层3的部分保留的方式进行蚀刻，由此形成防氧化膜9。通过形成防氧化膜9，BOX层3被防氧化膜9覆盖。S卩，防氧化膜9介于BOX层3与元件分离膜8之间。由此，在以填埋BOX层3被防氧化膜9覆盖的槽7的方式形成元件分离膜8后，在进行退火处理吋，能够防止氧气通过元件分离膜8及BOX层3而扩散，能够防止SOI层4被氧化。尤其是在BOX层3和元件分离膜8是氧化硅膜时，优选防氧化膜9是氮化硅膜。由于利用氮化硅膜防止氧气的扩散，因而能够更加可靠地防止氧气通过元件分离膜8的氧化硅膜和BOX层3的氧化硅膜而扩散，在进行退火处理吋，能够更加可靠地防止SOI层4被氧化。其结果是，在本实施方式的半导体装置中，即使是在沟道长度较短的微小MISFET中，也能够防止元件分离区域5侧的BOX层3的膜厚増加，能够抑制半导体装置的阈值电压(Vth)的变动。并且，在本实施方式的半导体装置中，即使是在沟道长度较短的微小MISFET中，也能够防止半导体装置的阈值电压(Vth)在SOI基板I的主面(表面)整个面上产生偏差，防止半导体装置的电气特性的均匀性能下降。另外，在本实施方式的半导体装置中，能够防止元件分离区域5侧的BOX层3的蚀刻速度増大，因而是在沟道长度较短的微小MISFET中，也能够防止发生“图案消失”。另外，在本实施方式中，由于防氧化膜不介于SOI层4与元件分离膜8之间、以及支撑基板2与元件分离膜8之间，因而能够抑制由于电荷被防氧化膜捕捉并充电而造成的MISFET的阈值电压(Vth)的变动。(实施方式3)在实施方式1、2中，防氧化膜9介于露出于槽I的侧面7b的BOX层3与元件分离膜8之间。与此相対，在实施方式3中，准备BOX层3中的SOI层4侧的部分或者支撑基板2侧的部分被氮化的SOI基板1，在这种SOI基板I形成槽7，并形成用于填埋所形成的槽7的元件分离膜8。<半导体装置>图53和图54是实施方式3的半导体装置的主要部分剖视图。图54是将图53中的n沟道型MISFET Ql附近区域放大示出的图。在本实施方式中，SOI基板I的BOX层3中的SOI层4侧的部分或者支撑基板2侧的部分被氮化。在进行将被埋设在槽7内的元件分离膜8烧结的热处理(退火处理)吋，BOX层3中被氮化的部分防止SOI层4的氧化。SOI基板I的支撑基板2和SOI层4由单晶硅构成，BOX层3是氧化硅膜。但是，BOX层3中的SOI层4侧的部分或者支撑基板2侧的部分被氮化，并成为氮氧化硅膜。在利用这种SOI基板I形成槽7后，不形成用于覆盖槽7的内部的防氧化膜，而是直接形成用于填埋槽7的元件分离膜8。由此，当在形成元件分离膜8后进行退火处理吋，防止SOI层4的氧化。另外，在本实施方式中，防氧化膜不介于SOI层4与元件分离膜8之间、以及支撑基板2与元件分离膜8之间。由此，能够抑制由于电荷被防氧化膜捕捉并充电而造成的MISFET的阈值电压(Vth)的变动。<半导体装置的制造エ序>參照

本实施方式的半导体装置的制造エ序。图55是表示实施方式3的半导体装置的制造エ序的一部分制造エ序的制造エ艺流程图。图56 图58、图59 (a)及图60 图68是实施方式3的半导体装置的制造エ序中的主要部分剖视图。图59 (b)是示意地表示氮浓度的分布的曲线图。另外，在图60 图65中将元件分离区域附近放大示出。首先，如图56所示，准备用于制作SOI基板I的半导体基板31、32 (图55的步骤S61)。半导体基板31具有基体33和形成于基体33上的绝缘层34。半导体基板32具有基体35和形成于基体35上的绝缘层36。基体33、35例如是单晶硅基板。绝缘层34、36例如是氧化硅膜，其膜厚例如约为2 10nm。然后，如图57所示，对绝缘层34、36进行氮化处理(图55的步骤S62)。此处的氮化处理是通过利用NO气体等氮化气体(氮化种子)的热处理来进行的。在这种情况下，氮化种子主要是将氧化硅膜即绝缘层34、36与硅酮基体33、35的界面氮化。其结果是，绝缘层34,36中的基体33、35侧的部分(在图57中指下侧的部分)成为氮浓度高于基体33、35侧的相反侧部分(在图57中指上侧的部分)的氮氧化硅膜。在氮氧化硅膜中，氧气在氮氧化硅膜中很难扩散，因而具有在通过后面的エ序而形成的元件分离膜8 (參照图63)的退火处理中防止SOI层4的氧化的功能。另外，绝缘层34、36中的与基体33、35侧的相反侧部分几乎未被氮化，而保持氧化硅膜的状态，因而能够确保作为BOX层即埋设氧化膜的功能。如前面所述，氮化处理能够通过例如等离子氮化或者热氮化来进行。其中，在绝缘层34、36中氮容易扩散，能够容易形成氮化硅膜，因此优选通过例如利用NO气体的热氮化来进行上述氮化处理。然后，如图58所示，将半导体基板31和半导体基板32进行压接，使得分别在绝缘层34侧、绝缘层36侧接触，并保持为例如1000°C高温来实施热处理，由此使半导体基板31、32相贴合(图55的步骤S63)。此时，绝缘层34、36被接合成为一体。然后，如图59 Ca)所示，将相贴合的半导体基板31、32的基体35进行研磨(图55的步骤S64)。通过研磨使基体35的厚度变薄例如约为4 lOOnm，由此制得将基体33作为支撑基板2，将被接合的绝缘层34、36作为BOX层3，将变薄的基体35作为SOI层4的SOI基板I。图59 (b)是示意地表示图59 (a)的用单点划线包围的区域I中、沿着SOI基板I的厚度方向的氮浓度的分布的曲线图。如图59 (b)所示，沿着SOI基板I的厚度方向，在支撑基板2与BOX层3的界面附近、以及BOX层3与SOI层4的界面附近，氮浓度示出极大值。即，沿着SOI基板I的厚度方向，BOX层3中的支撑基板2侧的部分以及BOX层3中的SOI层4侧的部分被氮化，并成为氮氧化硅。BOX层3具有沿着SOI基板I的厚度方向被氮化的部分，因而与BOX层3完全不被氮化的情况相比，氧气不容易通过BOX层3而扩散，具有在通过后面的エ序而形成的元件分离膜8 (參照图63)的退火处理中防止SOI层4的氧化的功能。另外，绝缘层34、36中的与基体33、35侧的相反侧部分几乎未被氮化，而保持氧化硅膜的状态，因而能够确保作为BOX层即埋设氧化膜的功能。另外，也可以是，半导体基板31、32中仅一方被实施氮化处理。此时，沿着SOI基板I的厚度方向，BOX层3中的支撑基板2侧的部分以及BOX层3中的SOI层4侧的部分中任意ー侧的部分被氮化，因而与BOX层3完全不被氮化的情况相比，氧气不容易通过BOX层3而扩散，具有在通过后面的エ序而形成的元件分离膜8 (參照图63)的退火处理中防止SOI层4的氧化的功能。 然后，与图6 图8所示的エ序(图3的步骤S2 步骤S4)相同地，进行图60 图62所示的エ序(图55的步骤S2 步骤S4)，在元件分离区域5形成槽7。并且，与图10 图12所示的エ序(图3的步骤S6 步骤S8)相同地，进行图63 图65所示的エ序(图55的步骤S6 步骤S8)，形成元件分离膜8。这样，如图65所示，在SOI基板I的元件分离区域5中利用STI法形成元件分离膜8。并且，如图66所示，在SOI基板I的主面(表面)整个面上，在多个元件分离区域5中形成元件分离膜8。通过在元件分离区域5中形成元件分离膜8，在SOI基板I中利用形成有元件分离膜8的元件分离区域5划定(規定)出MISFET形成区域(激活区域)6A、6B、6C。并且，在该MISFET形成区域6A、6B、6C中，通过后面的エ序形成各种半导体元件(例如后述的 MISFET Q1、Q2、Q3 等)。然后，通过进彳丁与图19及图20所不的エ序相同的エ序(图4的步骤S9和步骤S10),如图67所示形成阱区域PW、NW、HW，在高耐压MISFET形成区域6C中去除SOI层4和BOX层3。并且，通过进行与图21及图22所示的エ序相同的エ序(图4的步骤Sll和步骤S12)，如图68所示，在SOI层4上形成n沟道型MISFET Ql和p沟道型MISFET Q2，在支撑基板2上形成高耐压的MISFET Q3，在这些MISFET Q1、Q2、Q3上形成层间绝缘膜10和插头PG0另外，通过进行与图4的步骤S13所示的エ序相同的エ序，如图53所示，制得具有形成了截止到第I层布线Ml的构造的半导体装置。<本实施方式的主要特征和效果>在本实施方式中，准备BOX层3中的SOI层4侧的部分或者支撑基板2侧的部分被氮化的SOI基板1，在元件分离区域5形成槽7。虽然BOX层3露出于槽7的侧面7b，但是BOX层3的SOI层4侧的部分或者支撑基板2侧的部分被氮化，因而与BOX层3完全不被氮化的情况相比，氧气不容易扩散。因此，在形成用于填埋槽7的元件分离膜8后，在进行退火处理吋，能够防止氧气通过元件分离膜8及BOX层3而扩散，能够防止SOI层4被氧化。其结果是，在本实施方式的半导体装置中，即使是在沟道长度较短的微小MISFET中，也能够防止元件分离区域5侧的BOX层3的膜厚増加，能够抑制半导体装置的阈值电压(Vth)的变动。并且，在本实施方式的半导体装置中，即使是在沟道长度较短的微小MISFET中，也能够防止半导体装置的阈值电压(Vth)在SOI基板I的主面(表面)整个面上产生偏差，防止半导体装置的电气特性的均匀性能下降。另外，在本实施方式的半导体装置中，能够防止元件分离区域5侧的BOX层3的蚀刻速度増大，因而是在沟道长度较短的微小MISFET中，也能够防止发生“图案消失”。另外，在本实施方式中，由于防氧化膜不介于SOI层4与元件分离膜8之间、以及支撑基板2与元件分离膜8之间，因而能够抑制由于电荷被防氧化膜捕捉并充电而造成的MISFET的阈值电压(Vth)的变动。另外，在本实施方式中，由于预先在制作SOI基板I的エ序中进行氮化处理，因而将不需要在SOI基板I形成槽7、然后形成防氧化膜的エ序，能够缩短半导体装置的制作エ序。另ー方面，在上述实施方式1、2中，由于防氧化膜9介于BOX层3与元件分离膜8之间，因而与BOX层3的SOI层4侧或者支撑基板2侧的部分被氧化的实施方式3相比，具有在进行退火处理时能够更加可靠地防止SOI层4被氧化的优点。
以上，关于由本发明人完成的发明，根据其实施方式进行了具体说明，但是本发明不限于前述实施方式，当然能够在不脱离其宗g的范围内进行各种变更。产业上的可利用性本发明能够有效地应用于半导体制作及其制造方法。
权利要求
1.一种半导体装置，其特征在于，具有: 半导体基板，具有基体、所述基体上的绝缘层、和所述绝缘层上的半导体层； 半导体元件，形成于所述半导体层上；以及 元件分离膜，在元件分离区域中被埋设在形成于所述半导体层及所述绝缘层的槽部中， 防氧化膜介于所述绝缘层与所述元件分离膜之间。
2.根据权利要求1所述的半导体装置，其特征在于， 所述绝缘层和所述元件分离膜包含氧化硅膜。
3.根据权利要求2所述的半导体装置，其特征在于， 所述防氧化膜包含氮化硅膜。
4.根据权利要求1所述的半导体装置，其特征在于， 所述半导体层的一部分直接接触所述元件分离膜。
5.根据权利要求1所述的半导体装置，其特征在于， 所述绝缘层从所述槽部的侧面后退， 所述防氧化膜介于后退的所述绝缘层与所述元件分离膜之间，并且在上下方向上被夹在所述半导体层与所述基体之间。
6.根据权利要求1所述的半导体装置，其特征在于， 在所述槽部中，所述槽部的底面及侧面被所述防氧化膜整面覆盖， 所述元件分离膜被埋设在所述底面及所述侧面被所述防氧化膜整面覆盖的所述槽部中。
7.一种半导体装置的制造方法，其特征在于，包括以下步骤: (a)准备具有基体、所述基体上的绝缘层、和所述绝缘层上的半导体层的半导体基板， (b)在元件分离区域中，对所述半导体层、所述绝缘层及所述基体进行蚀刻来形成槽部， (C)对所述绝缘层中露出于所述槽部的侧面的部分进行蚀刻，在所述槽部的侧面形成凹部， Cd)以填埋所述凹部并覆盖所述槽部的侧面的方式形成防氧化膜， Ce)以将所形成的所述防氧化膜中填埋所述凹部的部分保留的方式，对所述防氧化膜进行蚀刻， (f)在所述凹部被所述防氧化膜填埋的状态下，形成用于填埋所述槽部的元件分离膜。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于， 所述绝缘层和所述元件分离膜包含氧化硅膜。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于， 所述防氧化膜包含氮化硅膜。
10.根据权利要求7所述的半导体装置的制造方法，其特征在于， 还包括(g)对所形成的所述元件分离膜进行研磨的步骤。
全文摘要
提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET(Q1)形成于SOI基板(1)上。SOI基板具有作为基体的支撑基板(2)；形成于支撑基板的主面(表面)上的绝缘层即作为埋设氧化膜的BOX层(3)；以及形成于BOX层上的半导体层即SOI层(4)。在SOI层形成有作为半导体元件的MISFET(Q1)。在元件分离区域(5)中，在SOI基板的主面上形成有元件分离槽(7)，其贯通SOI层和BOX层，并且底面(7a)位于支撑基板(2)的厚度的中间位置，元件分离膜(8)被埋设于所形成的元件分离槽(7)中。并且，防氧化膜(9)介于BOX层(3)与元件分离膜(8)之间。
文档编号H01L27/088GK103137705SQ20121051305
公开日2013年6月5日 申请日期2012年12月4日 优先权日2011年12月5日
发明者由上二郎, 岩松俊明, 堀田胜之, 槙山秀树, 井上靖朗, 山本芳树 申请人:瑞萨电子株式会社