沟槽式金属氧化物半导体场效应管的制作方法
【专利摘要】本发明公开了一种沟槽式金属氧化物半导体场效应管，包括位于终端区的多个悬浮的沟槽栅，其沟槽深度大于或者等于位于有源区的体区的结深。该沟槽式金属氧化物半导体场效应管还包括至少一个沟道阻止沟槽栅，其围绕在所述的悬浮的沟槽栅的外围并连接到至少一个延伸入切割道的切割沟槽栅，以防止在漏区和源区间形成漏电通道。
【专利说明】沟槽式金属氧化物半导体场效应管
[0001]相关申请的交叉引用
[0002]本申请案要求对于2012年6月29日提交的美国专利申请第13/537，102号的优先权，该专利申请披露的内容通过全文引用而结合与本文中。
【技术领域】
[0003]本发明主要涉及功率半导体器件的单元结构、器件结构和制造过程。更具体地，本发明涉及在终端区具有悬浮的沟槽栅的沟槽式金属氧化物半导体场效应管(MOSFET)的新型改良的单元结构、器件结构及其改良的制造过程，其具有较高的击穿电压、较低的栅漏电荷Qgd和较低的漏电流。
【背景技术】
[0004]现有技术中在终端区具有悬浮的沟槽栅的典型沟槽式金属氧化物半导体场效应晶体管(M0SFET，下同)结构中存在一些技术问题。例如，在美国专利6，462，376中，如图1A所示，公开了一种沟槽式M0SFET，其在终端区包括多个悬浮的沟槽栅(具有悬浮的电压)和η+源区。在终端区，该多个η+源区120位于两个相邻的悬浮的沟槽栅111之间。这种结构会导致在漏区和源区之间产生严重的漏电流，因为P体区108具有悬浮的电压而悬浮的沟槽栅111没有与η+源区120短接，使得当漏源之间反向偏置时，在终端区的沟道很容易被开启。电流会从漏区流经终端区中两个相邻的悬浮的沟槽栅111之间的沟道区最后到达有源区中的η+源区120。
[0005]如图1B所示，另一现有技术美国专利7，511，339公开了另一种沟槽式MOSFET结构，其终端区不包括源区，但其悬浮的沟槽栅110的深度(TFd)小于悬浮的深P体区130的深度(Pd)。然而，从图2中击穿电压(BV)和TFd与Pd差值的关系的实验结果来看，可以看出，当TFd < Pd时随着差值(TFd-Pd)逐渐变小击穿电压明显下降，因而导致在终端区低击穿电压由于漏区和源区之间由悬浮的沟槽栅110在终端区具有较浅深度引起的不良的绝缘。当漏源之间反向偏置时，悬浮的深P体区130被悬浮的深体区130的电荷消耗连接在一起，因为悬浮的沟槽栅110浅于悬浮的深P体区130。因此，电流会直接从终端区得边缘流向有源区中的源区131而不被终端区中的悬浮的沟槽栅110阻挡。
[0006]因此，在半导体功率器件领域中，特别是对于沟槽式金属氧化物半导体场效应管的设计和制造，仍需要提供一种新型的器件结构和制造方法可以解决上述现有技术具有严重漏电流的困难和设计限制。特别地，需要能在沟槽式MOSFET的终端区维持高击穿电压。
【发明内容】
[0007]本发明提供了一种沟槽式M0SFET，其包括位于有源区的多个晶体管单元和位于终端区的多个悬浮的沟槽栅，该多个悬浮的沟槽栅的沟槽深度等于或大于围绕该悬浮的沟槽栅的体区的结深，而且终端区中不包括源区，以维持终端区的高击穿电压。为了解决现有技术具有严重漏电流的问题，根据本发明的沟槽式MOSFET的终端区还包括至少一个沟道阻止沟槽栅(trenched channel stop gate),其位于所述的终端区并围绕在所述多个悬浮的沟槽栅的外围，其中每个所述的沟道阻止沟槽栅连接到至少一个切割沟槽栅(sawingtrenched gate),其中每个所述的切割沟槽栅延伸过切割道(scribe line)。同时,根据一些优选的实施例中的沟槽式MOSFET具有较低的栅漏电荷Qgd。
[0008]根据本发明的实施例，提供了一种沟槽式金属氧化物半导体场效应管，包括位于有源区的多个晶体管单元和位于终端区的多个悬浮的沟槽栅，还包括:
[0009](a)第一导电类型的衬底；
[0010](b)第一导电类型的外延层，其位于所述衬底之上，且所述外延层的多数载流子浓度低于所述衬底；
[0011](C)第一导电类型的源区，位于有源区并连接至一个源极金属焊盘(source metalpad)，所述源区靠近所述外延层的上表面，并且所述源区的多数载流子浓度大于所述外延层；
[0012](d)第二导电类型的第一体区，位于有源区中的所述外延层中，且位于所述源区下方；
[0013](e)第二导电类型的第二体区，位于所述外延层中，且位于包括所述终端区在内的所述有源区的外围，所述第二体区上方不存在所述源区；
[0014](f)多个第一沟槽栅，位于所述有源区，被所述源区和所述第一体区包围；
[0015](g)至少一个第二沟槽栅，用于栅极连接，其被所述第二体区包围且延伸至所述第一沟槽栅，其中所述至少一个第二沟槽栅连接至一个栅极金属焊盘(gate metal pad)；
[0016](h)所述多个悬浮的沟槽栅平行形成于所述终端区中，并且围绕所述有源区的外围，所述多个悬浮的沟槽栅各自具有悬浮的电压并被所述第二体区包围，并且所述多个悬浮的沟槽栅的沟槽深度大于或等于所述第二体区的结深；
[0017](i)至少一个沟道阻止沟槽栅，其位于所述终端区并围绕所述多个悬浮的沟槽栅的外围，每个所述的沟道阻止沟槽栅连接到至少一个切割沟槽栅，其中每个所述的切割沟槽栅延伸过切割道并电连接至所述第二体区。
[0018]在一些优选的实施例中，所述的第一导电类型是N型，所述的第二导电类型是P型。或者，所述的第一导电类型是P型，所述的第二导电类型是N型。
[0019]根据本发明的另一个方面，在一些优选的实施例中，只有一个沟道阻止沟槽栅围绕在悬浮的沟槽栅外围，其中所述的一个沟道阻止沟槽栅连接到至少一个与切割道交叉的切割沟槽栅。在另一些优选的实施例中，有多个沟道阻止沟槽栅围绕在多个悬浮的沟槽栅的外围，其中每个沟道阻止沟槽栅连接到至少一个与切割道交叉的切割沟槽栅。
[0020]根据本发明的另一个方面，在一些优选的实施例中，靠近所述的有源区的所述的第二体区连接至所述的源金属焊盘。在另一些优选的实施例中，所述的第二体区没有连接到所述的源金属焊盘，而是具有悬浮的电压。
[0021]根据本发明的另一个方面，在一些优选的实施例中，位于终端区的多个悬浮的沟槽栅和位于有源区的第一沟槽栅具有相同的沟槽宽度和沟槽深度。在另一些优选的实施例中，位于终端区的多个悬浮的沟槽栅比位于有源区的第一沟槽栅具有较大的沟槽宽度和沟槽深度。更优选地，位于终端区的多个悬浮的沟槽栅的沟槽宽度沿着终端区边缘的方向逐渐增大。在另一些优选的实施例中，位于终端区的多个悬浮的沟槽栅的沟槽宽度沿着终端区边缘的方向逐渐减小。
[0022]根据本发明的另一个方面，在一些优选的实施例中，终端区中每两个相邻的悬浮的沟槽栅之间的沟槽间隔是相等的。在另一些优选的实施例中，终端区中每两个相邻的悬浮的沟槽栅之间的沟槽间隔沿着终端区边缘的方向逐渐增大。
[0023]根据本发明的另一个方面，在一些优选的实施例中，有源区中每个第一沟槽栅的沟槽深度都大于第一体区的结深。在另一些优选的实施例中，有源区中每个第一沟槽栅的沟槽深度都小于或等于第一体区的结深并且该沟槽式金属氧化物半导体场效应管还包括第一导电类型的掺杂区，其掺杂浓度高于外延层，围绕所述的第一沟槽栅、第二沟槽栅、切割沟槽栅和多个悬浮的沟槽栅的底部。
[0024]根据本发明的另一个方面，在一些优选的实施例中，所述至少一个用于栅连接的第二沟槽栅仅位于所述的栅极金属焊盘下面。在所述有源区或者所述的源极金属焊盘的外围不存在一个栅极金属烧道(gate metalrunner)。在另一些优选的实施例中，所述沟槽式金属氧化物半导体场效应管还包括一个栅栅极金属浇道，其围绕在有源区的外围并延伸至所述栅极金属焊盘用于金属线键合，其中所述的至少一个用于栅连接的第二沟槽栅不仅位于所述的栅极金属焊盘的下面，同时还位于所述的栅极金属浇道的下面。
[0025]一些优选的实施例还包括以下一个或多个技术特征:所述的沟槽式金属氧化物半导体场效应管还包括一个沟槽式源体接触区，其填充以一个接触金属插塞并被一个第二导电类型的体接触区围绕，其中所述的沟槽式源体接触区穿过一个接触绝缘层、所述的源区并延伸入有源区中所述的第一体区，用来将所述的源区和第一体区连接至所述的源极金属焊盘，其中所述的体接触区的掺杂浓度高于所述的第一体区以减小所述的接触金属插塞和所述的第一体区之间的接触电阻；所述的沟槽式金属氧化物半导体场效应管还包括一个沟槽式体接触区，其填充以一个接触金属插塞，穿过一个接触绝缘层并延伸入靠近所述的有源区的第二体区；所述的接触金属插塞为钨金属插塞，其衬有Ti/TiN或Co/TiN或Ta/TiN层作为势垒金属层；所述的有源区中的晶体管单元为闭合单元结构；所述的有源区中的晶体管单元为带状单元结构；所述的第一沟槽栅、第二沟槽栅、切割沟槽栅和位于终端区的悬浮的沟槽栅可以通过在栅沟槽中填充衬有一层栅氧化层的栅极导电层形成，其中所述的栅极导电层是掺杂的多晶硅层。
[0026]本发明的一个优点是，相比于现有技术可以显著降低源漏之间的泄漏电流。
[0027]本发明的另一个优点是，可以实现在终端区维持高的击穿电压。
[0028]本发明的另一个优点是，一些优选地实施例表现出具有较低的栅漏电荷(Qgd)的性能。
【专利附图】
【附图说明】
[0029]本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明和所附权利要求书，使得本领域的普通技术人员明了，其中:
[0030]图1A示出了现有技术所揭示的一种沟槽式金属氧化物半导体场效应管的剖面图。
[0031]图1B示出了现有技术所揭示的另一种沟槽式金属氧化物半导体场效应晶体管的剖面图。[0032]图2示出了击穿电压(BV)与悬浮的沟槽栅的沟槽深度和体区的结深的差值(TFd-Pd)的关系的实验曲线。
[0033]图3示出了根据本发明的另一个优选实施例的剖面图。
[0034]图4示出了根据本发明的一些在终端区具有封闭的单元结构的多个悬浮的沟槽栅的优选实施例的俯视图。
[0035]图5示出了根据本发明的一些在终端区具有带状的单元结构的多个悬浮的沟槽栅的优选实施例的俯视图。
[0036]图6示出了根据本发明的另一个优选实施例的剖面图。
[0037]图7示出了有源区中击穿电压(BV)和第一沟槽栅的沟槽深度与有源区中第一体区的结深差值(Td-Pd)关系的实验曲线。
[0038]图8示出了沟槽临界尺寸(⑶，Critical Dimension)和沟槽深度关系的实验曲线。
[0039]图9示出了根据本发明的另一个优选实施例的剖面图。
[0040]图10示出了根据本发明的另一个优选实施例的剖面图。
[0041]图11示出了根据本发明的另一个优选实施例的剖面图。
[0042]图12示出了根据本发明的另一个优选实施例的剖面图。
[0043]图13示出了根据本发明的一些具有封闭的单元结构不具有沟槽式体接触区的优选实施例的俯视图。
[0044]图14示出了根据本发明的一些具有带状的单元结构不具有沟槽式体接触区的优选实施例的俯视图。
[0045]图15示出了根据本发明的具有栅极金属浇道的沟槽式金属氧化物半导体场效应管的俯视图。
[0046]图16示出了根据本发明的不包括栅极金属浇道的沟槽式金属氧化物半导体场效应晶体管的俯视图。
[0047]图17A示出了根据本发明的另一个优选的实施例的俯视图。
[0048]图17B示出了图17A中一个优选的A_B_C剖面的剖面图。
[0049]图18A示出了根据本发明的另一个优选的实施例的俯视图。
[0050]图18B示出了图18A中一个优选的A_B_C剖面的剖面图。
[0051]图18C示出了图18A中另一个优选的A_B_C剖面的剖面图。
[0052]图19示出了根据本发明的另一个优选的实施例的俯视图。
[0053]图20示出了根据本发明的另一个优选的实施例的俯视图。
[0054]图21A示出了根据本发明的另一个优选的实施例的剖面图。
[0055]图21B示出了根据本发明的另一个优选的实施例的剖面图。
【具体实施方式】
[0056]下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实践本发明的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本发明中的方向术语只是用于描述而不能被视为对本发明的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本发明的真正精神和范围内。因此，以下的详细描述不能被视为对本发明的限制，本发明的涵盖范围由附后的权利要求界定。应该理解的是，本发明中所描述的各个优选实施例的发明特征可以相互结合，有特别说明的除外。
[0057]图3所示的是本发明的一个优选的实施例，其中N沟道沟槽式M0SFET200’形成于一个N外延层202中(本发明中的导电类型并不用于限制作用，也可以是P沟道沟槽式MOSFET形成在位于P+衬底之上的P外延层中)，该N外延层位于一个N+衬底200之上，其中该N+衬底200的底部覆盖有金属层作为漏极金属层290。在N外延层202中，多个第一栅沟槽210位于有源区，至少一个第二沟槽栅212具有比第一沟槽栅210较大的沟槽宽度和沟槽深度，邻近有源区并延伸入第一沟槽栅210用作栅极连接，多个(至少三个)悬浮的沟槽栅211形成在终端区。在N外延层202的上部分，多个上方包括η+源区206的第一 P体区204在有源区延伸于每两个相邻的第一沟槽栅210之间；和多个上方不包括源区的第二P体区205围绕在有源区外围。所有的沟槽栅每个都在栅沟槽中填充以衬有栅氧化层208的掺杂的多晶硅层。此外，多个悬浮的沟槽栅211与在有源区中的第一沟槽栅210具有相同沟槽宽度和相同沟槽深度，同时，终端区中每两个悬浮的沟槽栅211之间的沟槽间隔是相等的或者沿向终端区边缘的方向逐渐增加。特别地，多个悬浮的沟槽栅211的沟槽深度(TFdl、TFd2、TFd3、…，如图3所示)相等或者大于第二 P体区205 (Pd，如图3所示)的结深，第二P体区围绕多个悬浮的沟槽栅211且其上方不包括源区，可以维持高击穿电压同时阻止大泄露电流,第一沟槽栅210的沟槽深度深于第一 P体区204的结深。该N沟道沟槽式金属氧化物半导体场效应管200’还包括:多个沟槽式源体接触区213其每个填充以接触金属插塞223，穿过接触绝缘层216，η+源区206并延伸入第一 P体区204 ;—个沟槽式体接触区214，其填充以接触金属插塞223，穿过接触具有层216并延伸入邻近有源区的第二P体区205 ;和至少一个沟槽式栅接触区215，其填充以接触金属插塞223，穿过接触绝缘层216并延伸入至少一个第二沟槽栅212。一个ρ+体接触区217，其至少包围每个所述沟槽式源体接触区213和沟槽式体接触区214的底部，以减少所述体区和所述接触金属插塞223之间的接触电阻。该N沟道沟槽式 MOSFET还包括一个栅极金属焊盘220和一个栅极金属222 (其为栅极金属浇道)，源极金属焊盘220通过填充在沟槽式源体接触区213和沟槽式体接触区214中的接触金属插塞223连接η+源区206，第一 P体区204和邻近有源区的第二 P体区205，栅极金属222通过填充在沟槽式栅接触区中的接触金属插塞连接到至少一个第二沟槽栅212作为栅极连接，其中接触金属插塞为钨金属层，其衬有一层势垒金属层Ti/TiN或Co/TiN或Ta/TiN。因为结构中另个相邻的悬浮的沟槽栅211之间没有源区，所以即使悬浮的沟槽栅开启也没有电流从漏区流经沟道区到达有源区中的源区206。该N沟道沟槽式MOSFET 200’还包括多个封闭的晶体管单元结构，如图4所示或多个带状的晶体管单元,如图5所示。
[0058]图6所示的是根据本发明的另一优选的实施例，其为图4中Y1-Y2横截面，其中N沟道沟槽式MOSFET 300’与图3中具有相似的结构，除了在图6中，终端区中多个悬浮的沟槽栅311具有相同的沟槽宽度(TFwl、TFw2、TFw3、…，如图3所示)和相同的沟槽深度，其大于有源区中第一沟槽栅310的沟槽宽度和沟槽深度。同时，第一沟槽栅310的沟槽深度(Td,如图6所示)小于第一 P体区304和第二 P体区305的体区结深，以保持在有源区足够的击穿电压和较低的栅漏电荷Qgd，因为，如图7所示，当Td越大，有源区中的击穿电压越低因此Qgd越高。如图8所示为栅沟槽的沟槽深度与沟槽宽度之间的关系，该结构可以通过单沟槽刻蚀实现因为多个悬浮的沟槽栅311具有比第一沟槽栅310更大的沟槽宽度，导致多个悬浮的沟槽栅311的沟槽深度大于第一沟槽栅310。该优选实施例具有低栅电荷由于浅沟槽深度而终端区的击穿电压可以得到维持并且不需要额外的沟槽刻蚀步骤。
[0059]图9所示的是根据本发明的另一个优选实施例，其中N沟道沟槽式MOSFET 400’与图6中具有相似的结构，除了在图9中，η*掺杂区418包围每个第一沟槽栅410、第二沟槽栅412和多个悬浮的沟槽栅411的底部，以进一步减小漏源电阻Rds。
[0060]图10所示的是本发明的另一个优选实施例，其中N沟道沟槽式M0SFET500’与图6具有相似似的结构，除了在图10中，有源区中第一沟槽栅510的沟槽深度(Td，如图10所示)大于第一 P体区504和第二 P体区505的体区结深。
[0061]图11所示的是根据本发明的另一个优选实施例，其中N沟道沟槽式MOSFET 600’与图10具有相似的结构，除了在图11中的终端区，多个悬浮的沟槽栅611具有不同的沟槽深度和沟槽宽度，且都分别大于有源区中的第一沟槽栅610的沟槽深度和沟槽宽度。更具体的，多个悬浮的沟槽栅611的沟槽宽度沿向着终端区边缘的方向增加(TFw1 < TFw2< Fw3...)，意味着，多个悬浮的沟槽栅的沟槽深度611也沿向着终端区边缘的方向增加(TFd1 < TFd2 < TFcV..)，如图8所示。或者，多个悬浮的沟槽栅611的沟槽深度也可以沿向着终端区器件边缘的方向逐渐减小(TFw1 > TFw2 > TFw^ )。
[0062]图12是根据本发明的另一个优选的实施例，同时也是图13中X1-X2的剖面图，其中N沟道沟槽式MOSFET 700’具有与图11相似的结构，除了在图12中，不存在沟槽式体接触区，这意味着位于有源区和相邻的第二`沟槽栅712之间的第二 P体区705没有连接至η+源区706而是具有悬浮的电压。该N沟道沟槽式MOSFET 700’可以包括如图13所示的多个封闭的晶体管单元结构，或者包括如图14所示的多个带状的晶体管单元结构。
[0063]图15示出了用于栅极连接的第二沟槽栅不仅位于一个栅极金属焊盘下方，同时位于一个栅极金属浇道下方，并且该栅极金属浇道围绕所述的源极金属焊盘的外围并延伸至所述的栅极金属焊盘，其中所述栅极金属浇道还围绕位于终端区的多个悬浮的沟槽栅的外围。
[0064]图16示出了用于栅极连接的第二沟槽栅仅位于一个栅极金属焊盘下面。并且所述的栅极金属焊盘外围不存在栅极金属浇道。
[0065]图17Α所示为另一优选实施例的俯视图，图中用于栅极连接的第二沟槽栅不仅位于一个栅极金属焊盘下方，同时位于一个栅极金属浇道下方，其中所述的栅极金属浇道围绕在所述的源极金属焊盘的外围并延伸至所述的栅极金属焊盘，同时所述的栅极金属浇道在终端区也被悬浮的沟槽栅围绕，其中所述的终端区进一步被切割道围绕，所述的切割道在组装前将被切割开。
[0066]图17Β所示为图17Α的一个优选的A-B-C截面，其中包括多个悬浮的沟槽栅75 (TFG1, TFG2和TFG3,如图17Β所示)的终端区被切割道围绕(S.L.，如图17Β所示)。以N沟道沟槽式金属氧化物半导体场效应管为例，如果在栅氧化层750中没有足够的负电荷，多个悬浮的沟槽栅751可能会引起正电荷沿着悬浮的沟槽栅751和N外延层752的界面形成多个P型沟道区(Pi，如图17B所示)，造成在芯片切割时，形成位于切割道中的一个导电通道，从而进一步形成N漏区和η+源区之间的漏电通道(如图17Β所示)。因此，需要一个沟道阻止结构来防止在漏区和源区之间形成漏电通道。[0067]图18Α所示为另一优选的实施例的俯视图，图中一个沟道阻止沟槽栅(TCSG1，如图18Α所示)作为上述的沟道阻止结构形成在终端区中悬浮的沟槽栅(TFG1和TFG2，如图18Α所示，在其他优选的实施例中还可以有两个以上的悬浮的沟槽栅作为替代)的外围，并进一步被X切割道(在X方向)和Y切割道(在Y方向)围绕。所述的沟道阻止沟槽栅TCSGi进一步连接到一个切割沟槽栅(SWTG1，如图18Α所示)，该切割沟槽栅与Y切割道交叉并在芯片切割时被其切割。
[0068]图18Β所示为根据本发明的另一个优选的实施例，也是图18Α中一个优选的A_B_C截面，其中N沟道沟槽式金属氧化物半导体场效应晶体管800’形成在N外延层801中。在终端区，沟道阻止沟槽栅S(^)TCSG1)围绕在多个悬浮的沟槽栅803的外围(TFG1和TFG2)并横过Y切割道连接到切割沟槽栅804 (SffTG1)，其中切割沟槽栅804被Y切割道切割以保证切割沟槽栅804和沟道阻止沟槽栅802都电连接到N外延层801、终端区中的N+漏区和围绕切割沟槽栅804的第二 P体区805 (如图18B中通过线连接的黑点所示)。因为沟道阻止沟槽栅802电连接到N型漏区，因此没有沟道区Pi位于第二 P体区805下面围绕该沟道阻止沟槽栅802，因此，沟道阻止沟槽栅802可以用于阻止沟道区以防止在漏区和源区间形成如图17B所示的漏电通道。此外，靠近有源区的第二 P体区805通过沟槽式体接触区807连接到源极金属焊盘806，其它位于TFG1和TCSG1之间的第二 P体区805都具有悬浮的电压。
[0069]图18C所示为根据本发明的另一个优选的实施例，也是图18A中一个优选的A_B_C截面，其中N沟道沟槽式金属氧化物半导体场效应管810’与图18B中的结构相似除了，靠近有源区的P体区811没有通过沟槽式体接触区连接到源极金属焊盘，而是具有悬浮的电压。
[0070]图19所示为根据本发明的另一个优选的实施例的俯视图，其结构与图18A中的结构相似除了，在图19中有两个切割沟槽栅(SWTG1和SWTG2)围绕终端区，其中SWTG1横过Y切割道而SWTG2横过X切割道。
[0071]图20所示为根据本发明的另一个优选的实施例的俯视图，其结构与图18A中的结构相似除了，图20终端区中悬浮的沟槽栅(TFG1和TFG2,也可以有两个以上的悬浮的沟槽栅作为替代)被两个沟道阻止沟槽栅(TCSG1和TCSG2)围绕，该两个沟道阻止沟槽栅(TCSG1和TCSG2)进一步被两个横过Y切割道的切割沟槽栅(SWTG1和SWTG2)围绕。
[0072]图21A所示为根据本发明的另一个优选的实施例，其结构与图18B中结构相似除了，图21A中的沟槽式金属氧化物半导体场效应管900’是P沟道沟槽式金属氧化物半导体场效应管，形成在位于P+衬底902上的P型外延层901中。
[0073]图21B所示为根据本发明的另一个优选的实施例，其结构与图18C中结构相似除了，图21B中的沟槽式金属氧化物半导体场效应管910’是P沟道沟槽式金属氧化物半导体场效应管，形成在位于P+衬底913上的P型外延层912中。
[0074]尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过所述的指导，可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。
【权利要求】
1.一种沟槽式金属氧化物半导体场效应管，包括位于有源区的多个晶体管单元和位于终端区的多个悬浮的沟槽栅，还包括: 第一导电类型的衬底； 第一导电类型的外延层，其位于所述衬底之上，且所述外延层的多数载流子浓度低于所述衬底； 第一导电类型的源区，位于有源区并连接至一个源极金属焊盘，所述源区靠近所述外延层的上表面，并且所述源区的多数载流子浓度大于所述外延层； 第二导电类型的第一体区，位于有源区中的所述外延层中，且位于所述源区下方； 第二导电类型的第二体区，位于所述外延层中，且位于包括所述终端区在内的所述有源区的外围，所述第二体区上方不存在所述源区； 多个第一沟槽栅，位于所述有源区，被所述源区和所述第一体区包围； 至少一个第二沟槽栅，用于栅极连接，其被所述第二体区包围且延伸至所述第一沟槽栅，其中所述至少一个第二沟槽栅连接至一个栅极金属焊盘； 所述多个悬浮的沟槽栅平行形成于所述终端区中，并且围绕所述有源区的外围，所述多个悬浮的沟槽栅各自具有悬浮的电压并被所述第二体区包围，并且所述多个悬浮的沟槽栅的沟槽深度大于或等于所述第二体区的结深； 至少一个沟道阻止沟槽栅，其位于所述终端区并围绕所述多个悬浮的沟槽栅的外围，每个所述的沟道阻止沟槽栅连接到至少一个切割沟槽栅，其中每个所述的切割沟槽栅延伸过切割道。
2.根据权利要求1所述的沟 槽式金属氧化物半导体场效应管，其中邻近所述的有源区的所述的第二体区通过一个沟槽式体接触区连接到所述的源极金属焊盘。
3.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中邻近所述的有源区的所述的第二体区没有连接到所述的源极金属焊盘，而是具有悬浮的电压。
4.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中在所述的终端区只有一个沟道阻止沟槽栅，其中所述的一个沟道阻止沟槽栅连接到至少一个切割沟槽栅。
5.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中在所述的终端区有多个沟道阻止沟槽栅，其中每个所述的沟道阻止沟槽栅都连接到至少一个切割沟槽栅。
6.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中所述的第一导电类型为N型，所述的第二导电类型为P型。
7.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中所述的第一导电类型为P型，所述的第二导电类型为N型。
8.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中位于所述的有源区中的所述的晶体管单元为闭合单元结构。
9.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中位于所述的有源区中的所述的晶体管单元为带状单元结构。
10.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中所述的至少一个第二沟槽栅只位于所述的栅极金属焊盘下面。
11.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，还包括一个栅极金属浇道，其围绕在所述的有源区外围并延伸至所述的栅极金属焊盘，其中所述的至少一个第二沟槽栅不仅位于所述的栅极金属焊盘下面，还位于所述的栅极金属浇道下面。
12.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，还包括一个具有所述的第一导电类型的掺杂区，其掺杂浓度高于所述的外延层，围绕所述的第一沟槽栅、至少一个第二沟槽栅、切割沟槽栅和多个悬浮的沟槽栅的底部。
13.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中位于所述的终端区中的所述的多个悬浮的沟槽栅与位于所述的有源区中的第一沟槽栅具有相同的沟槽宽度和相同的沟槽深度。
14.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中位于所述的终端区中的所述的多个悬浮的沟槽栅的沟槽宽度和沟槽深度大于位于所述的有源区中的第一沟槽栅。
15.根据权利要求14所述的沟槽式金属氧化物半导体场效应管，其中所述的多个悬浮的沟槽栅的沟槽宽度沿着所述的终端区边缘的方向逐渐增大。
16.根据权利要求1所述的沟槽式金属氧化物半导体场效应管，其中所述的多个悬浮的沟槽栅的沟槽宽度沿着所述的`终端区边缘的方向逐渐减小。
【文档编号】H01L29/40GK103515439SQ201210579184
【公开日】2014年1月15日 申请日期:2012年12月27日 优先权日:2012年6月29日
【发明者】谢福渊 申请人:力士科技股份有限公司