专利名称：阵列基板及其制作方法
阵列基板及其制作方法技术领域
本发明关于一种阵列基板及其制作方法，尤指一种可提升工艺稳定性与产品良率的阵列基板及其制作方法。
背景技术：
平面显示器，例如液晶显示器，由于具有轻薄短小、低辐射与低耗电等特性，已取代传统的阴极射线管(cathode ray tube,CRT)显示器，并成为显示器的主流。在显示器的发展上，不断朝着高解析度要求的方向发展。然而，随着解析度的提升，面板上薄膜晶体管(thin film transistor,TFT)的数量也随之提升,使得面板上的可利用空间不断缩小。同时，在工艺设计上更常以增加光刻光刻工艺(photo-etching process,以下简称为PEP)的次数改善开口率与薄膜晶体管的效能。
然而，每增加一道PEP不仅导致先后形成的膜层产生对准问题，更增加了对所欲保护的组成元件与所欲移除的组成元件的完整度问题，亦即造成了工艺困难度的提升与工艺稳定度的下降。由此可知，目前仍需要一种可有效提升工艺稳定度的阵列基板及其制作方法。发明内容
本发明的一目的在于提供一种阵列基板及其制作方法，以提升工艺稳定度，同时提升显示器良率。
为达上述目的，本发明提供一种阵列基板的制作方法，包括下列步骤。首先提供基板，基板具有像素区域以及与像素区域邻接的周边区域。接下来形成多个像素结构于像素区域中，且像素结构至少其中之一的制造方法包括:于基板上形成图案化第一金属层、栅极绝缘层以及图案化第二金属层，其中图案化第一金属层包括栅极，图案化第二金属层包括源极与漏极。接下来，形成图案化半导体层，且图案化半导体层包括第一半导体图案与第二半导体图案，其中第一半导体图案大体上对应于栅极并覆盖部分源极与漏极，而第二半导体图案则覆盖部分漏极。于基板上形成一第一保护层，第一保护层具有第一开口，且第一开口暴露出部分第二半导体图案。于第一保护层上形成第一图案化透明导电层，其中第一图案化透明导电层包括透明导电图案，且透明导电图案经由第一开口与第二半导体图案电性连接。
为达上述目的，本发明更提供一种阵列基板。阵列基板包括基板与多个像素结构。基板具有像素区域以及与像素区域邻接的周边区域，而像素结构设置于像素区域内。像素结构至少其中之一包括设置于基板的像素区域内的栅极、栅极绝缘层、源极与漏极、图案化半导体层、第一保护层以及透明导电图案。图案化半导体层包括第一半导体图案与第二半导体图案，第一半导体图案大体上对应于栅极并部分覆盖源极与漏极，第二半导体图案则覆盖部分漏极。第一保护层设置于图案化半导体层上方，其具有第一开口，且第一开口部分暴露出第二半导体图案。透明导电图案设置于第一保护层上，并经由第一开口与第二半导体图案电性连接。
图1至图7为本发明的一第一实施例所提供的阵列基板的制作方法的示意图，其中图1为本实施例所提供的阵列基板的上视示意图，图2为本实施例所提供的阵列基板的局部示意图，而图3至图7绘示了图2中沿Α1-ΑΓ剖线、Bl-Br剖线与C1-C1’剖线获得的剖面示意图。
图8与图9为本发明的一第二实施例所提供的阵列基板的制作方法的示意图，其中图9绘示了图8中沿A2-A2’剖线、B2-B2’剖线所得的剖面示意图。
图10为本发明的一第三实施例所提供的阵列基板的示意图。
图11为本发明的一第四实施例所提供的阵列基的示意图。
附图标记说明
100、300阵列基板
102,302像素区域
104周边区域
106、306像素结构
108、308基板
110、310栅极
112连接层
114,314栅极绝缘层
116a、316a源极
116b、316b漏极
118连接层
118a开口
120、320第一半导体图案
122、322第二半导体图案
124第三 半导体图案
126、326薄膜晶体管
128连接结构
130,330第一保护层
132绝缘层
134平坦层
140、340第一开口
142第二开口
144第三开口
150表面处理工艺
160、360透明导电图案
162,362第二保护层
164、364共通电极
166开口
200彩色滤光片基板
202基板
204共通电极
400显示面板
Ml图案化第一金属层
M2图案化第二金属层
SI图案化半导体层
Tl第一图案化透明导电层
T2第二图案化透明导电层
Al-Al \ Bl-Bl \ 剖线
C1-C1，、A2_A2，、
B2-B2’具体实施方式
为使熟习本发明所属技术领域具通常知识者能更进一步了解本发明，下文特刊举本发明的较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。
请参考图1至图6，图1至图6绘示了本发明的一第一实施例所提供的阵列基板的制作方法的示意图，其中图1为本实施例所提供的阵列基板的上视示意图，图2为本实施例所提供的阵列基板的局部示意图，而图3至图6则为本实施例所提供的阵列基板的制作方法的示意图，且为图2中沿Α1-ΑΓ剖线、Β1-ΒΓ剖线与C1-C1’剖线绘示的剖面示意图。本发明的阵列基板及其制作方法以液晶显示面板(例如:水平电场驱动的液晶显示面板、垂直电场驱动的液晶显示面板、光学补偿弯曲(optically compensated bend,0CB)液晶显示面板、胆固醇液晶显示面板、蓝相液晶显示面板、或其它合适的液晶显示面板)的阵列基板及其制作方法为例说明，且不以此为限。本发明的阵列基板亦可为其它类型的非自发光显示面板例如电泳显示面板、电湿润显示面板、或其它合适的非自发光显示面板的阵列基板。此外本发明的阵列基板亦可为自发光显示面板例如等离子显示面板、场发射显示面板或其它合适的自发光显示面板的阵列基板。本实施例提供的阵列基板100的制作方法首先提供基板108 (示于图3)，且基板108具有像素区域102与周边区域104。像素区域102用以显示画面，因此又可称为显示区域；而周边区域104可用以设置导线(图未示)、测试线(图未示)或驱动电路(图未示)，例如资料线驱动电路和扫瞄线驱动电路。基板108可为一硬式基板例如玻璃基板，或一可挠式基板例如塑胶基板，但不以此为限。像素区域102内可形成多个像素结构106，如图2所示。
如图3所不,接下来于基板108上形成图案化第一金属层Ml。图案化第一金属层Ml可包括设置于像素区域102内的栅极110，以及选择性设置于周边区域104内的连接层112。熟本领域技术人员应知周边区 域104内连接层112的设置可因产品要求不同而设置或省略，故本实施例并不受限于图3所绘示者。随后于基板108上形成一覆盖栅极110与连接层112的栅极绝缘层114。图案化第一金属层Ml可为单层金属层或多层金属层，且图案化第一金属层Ml的材料可为各式具有良好导电性的金属、合金或其组合。栅极绝缘层114的材料则可为各种有机或无机绝缘材料，例如氧化硅、氮化硅或氮氧化硅等，但不以此为限。随后，于栅极绝缘层114上形成一图案化第二金属层M2，图案化第二金属层M2包括一源极116a、一漏极116b，设置于像素区域102内，此外图案化第二金属层M2更包括另一连接层118设置于周边区域104内。另外需注意的是，当周边区域104内的电路设计需要电性连接连接层112与连接层118时，本实施例更可在形成图案化第二金属层M2之前，先于周边区域104内的连接层112上的栅极绝缘层114内形成一暴露部分连接层112的开口118a，故连接层118可透过开口 118a与连接层112电性连接。图案化第二金属层M2可为单层金属层或多层金属层，且图案化第二金属层M2的材料可为各式具有良好导电性的金属、合金或其组合。
请参阅图4。在形成图案化第二金属层M2之后，于基板108上形成图案化半导体层SI。如图4所示，图案化半导体层SI包括第一半导体图案120、第二半导体图案122与第三半导体图案124。第一半导体图案120与第二半导体图案122设置于像素区域102内，且第一半导体图案120大体上对应于栅极110并覆盖部分源极116a与漏极116b，而第二半导体图案122则覆盖部分的漏极116b。另外如图2与图4所示，第一半导体图案120与第二半导体图案122彼此分隔(spaced apart)，亦即结构上彼此分离。另外，第三半导体图案124亦与第一半导体图案120与第二半导体图案122结构上彼此分离。在本实施例中，图案化半导体层SI可包括一图案化氧化物半导体层,例如氧化铟镓锌(indium gallium zincoxide, IGZO)层、氧化铟锋(indium zinx oxide, IZO)、氧化铟嫁(indium gallium oxide,IG0)或氧化锌(zinc oxide, ZnO),但不限于此。是以如图2与图4所示,在像素区域102内，栅极110、第一半导体图案120、源极116a以及漏极116b构成薄膜晶体管126。而在周边区域104内，连接层112、连接层118与第三半导体图案124构成连接结构128。由于薄膜晶体管126与连接结构128的各组成膜层与形成步骤为本技术领域技术人员所熟知，故该等细节于此不再赘述。
请参阅图5。在形成图案化半导体层SI之后，于基板108上形成第一保护层130。第一保护层130可为单层膜层或多层膜层。在本实施例中，第一保护层130为一多层膜层，其由下而上依序可包括一绝缘层132与一平坦层134。如图5所示，绝缘层132覆盖薄膜晶体管126与连接结构128 ;而平坦层134则覆盖绝缘层132。绝缘层132可包括无机绝缘层，例如包括氮化硅、氧化硅或氧化铝；而平坦层134则可包括有机绝缘层，例如压克力材料，但皆不限于此。随后，进行干蚀刻工艺，例如但不限于利用一三氯化硼(borontrichloride, BC13)与氯气(chlorine, C12)进行的干蚀刻工艺以蚀刻第一保护层130,而于第一保护层130内形成第一开口 140与第三开口 144。但本领域技术人员应知周边区域104内的第三开口 144可选择性地形成，换句话说，当周边区域104内的电路设计不需要此第三开口 144时，本实施例亦可仅于像素区域102内形成所需的第一开口 140而已。如图5所示，第一开口 140形成于像素区域102内，且暴露出部分第二半导体图案122 ;而第三开口 144形成于周边区域104内，且暴露出部分第三半导体图案124。另外需注意的是，在本实施例中，由于第一保护层130为一多层膜层，因此形成第一开口 140与第三开口 144的步骤有多种选择。例如，可以先形成一绝缘材料层并对绝缘材料层图案化以形成绝缘层132，随后再形成平坦层134。或者，可先依序形成一绝缘材料层和一平坦材料层，再利用同一道光刻与蚀刻工艺图案化绝缘材料层与平坦材料层以形成绝缘层132与平坦层134。又或者，当平坦层134选用感光性有机材料时，亦可先利用光刻工艺图案化感光性有机材料以形成平坦层134，接着再以平坦层134为遮罩，对平坦层134暴露出的一绝缘材料层进行蚀刻以形成绝缘层132。通过上述任何一种步骤最后均可获得如图5所示的第一开口 140与第三开口 144。更重要的是，在进行干蚀刻工艺时，第二半导体图案122与第三半导体图案124做为蚀刻停止层，用以保护其下方的图案化第二金属层M2 (包括漏极116b与连接层118)，故可提升漏极116b与连接层118的膜层完整度。
请继续参阅图5。于第一保护层130内形成第一开口 140与第三开口 144之后，接着对图案化半导体层SI进行一表面处理工艺150。详言之，对暴露出的图案化半导体层SI进行一表面处理工艺150，例如等离子表面处理。举例来说，在本实施例中利用氩(argon，Ar)等离子表面处理，但不限于此。表面处理工艺150的目的之一用以提高暴露于第一开口 140与第三开口 144内的第二半导体图案122与第三半导体图案124的导电度，而有利于后续的电性连接表现。而用以作为薄膜晶体管126的主动层的第一半导体图案120则受到第一保护层130的保护，故其导电度并不会受到影响。换句话说，薄膜晶体管126的电性表现不会受到表面处理工艺150的影响。
请参阅图6与图7。首先需注意的是，为强调像素区域102内的元件组成关系，图6与图7中省略周边区域104而未绘示。然而，本领域技术人员应知周边区域104内可根据其电路设计的要求于第三开口 144内形成所需的金属导电层或透明导电层，完成连接结构128对外部或对内部的电性连接，故该等细节不再于此赘述。如图6所示，接下来，于第一保护层130上形成第一图案化透明导电层Tl。在本实施例中，第一图案化透明导电层Tl包括一透明导电图案160，而透明导电图案160作为像素结构(示于图1) 106的像素电极，其材料可包氧化铟锡(indium tin，IT0)，但不限于此，而可为其它适合的透明导电材料。值得注意的是，像素电极，即透明导电图案160，经由第一开口 140与第二半导体图案122电性连接，进而电性连接至薄膜晶体管126。如前所述，由于第二半导体图案122的导电度可通过表面处理工艺150提升，故像素电极可透过第二半导体图案122顺利地电性连接至漏极116b。
请参阅图7。在本实施例中，更可提供一彩色滤光片基板200，彩色滤光片基板200亦可包括一硬式基板或可挠式基板202，基板202上形成有一第二图案化透明导电层T2，用以作为一共通电极204。阵列基板100与彩色滤光片基板200之间可形成显示介质层(图未不)例如液晶层，即可形成一显不面板400。
本第一实施例所提供的阵列基板及其制作方法利用第二半导体图案122作为第一开口 140的蚀刻停止层，以及作为其下方图案化第二金属层M2 (即漏极116b)的保护层。因此在蚀刻第一保护层130时，可完整保护漏极116b，避免蚀刻工艺伤害甚至移除漏极116b，使得后续像素电极与漏极116b接触良好，而使得讯号可写入像素电极。更重要的是，本实施例所提供的阵列基板及其制作方法，不仅可用以保护像素区域102内的漏极116b，更可用以保护周边电路区104内的连接层118。换句话说，凡是在第一保护层130中需要制作暴露出图案化第二金属层M2的开口处，本实施例即于该开口预定处先行形成一蚀刻停止层(包括第二半导体图案122与第三半导体图案124的图案化半导体层SI)，以完整保护开口处的图案化第二金属层M2，避免蚀刻工艺影响图案化第二金属层M2的膜层完整度。
请参阅图8至图9并一并参阅图3至图6，其中图8至图9绘示了本发明的一第二实施例所提供的阵列基板的制作方法的示意图，另外需注意图9绘示了图8中沿A2-A2’剖线与B2-B2’剖线所得的剖面示意图，且第二实施例中与第一实施例相同的组成元件由相同的元件符号说明，并且可具有相同的材料选择。另外值得注意的是，在本实施例中，周边区域104的制作步骤及该等连接结构128同于第一实施例所揭示，本领域技术人员可根据上述实施例与图3至图6制作，故以下不再赘述该等细节。
请接续图6后参阅图9。本实施例如前述第一实施例相同，于基板108的像素区域102内形成薄膜晶体管126，并于薄膜晶体管126上形成第一保护层130，随后于第一保护层130内形成第一开口 140，用以暴露出对应漏极116b的部分第二半导体图案122。接下来，于第一保护层130上形成一第一图案化透明导电层Tl。本实施例中，第一图案化透明导电层Tl包括一透明导电图案160与一共通电极164。值得注意的是，透明导电图案160经由第一开口 140与第二半导体图案122电性连接，但透明导电图案160与共通电极164结构上彼此分尚。
请继续参阅图9。之后，于第一图案化透明导电层Tl上形成第二保护层162，并于第二保护层162中形成第二开口 142，以暴露出部分透明导电图案160。如前所述，由于第二保护层162包括与绝缘层132相同的材料，因此在制作第二开口 142时，亦可采用干蚀刻工艺，例如前述的三氯化硼与氯气的干蚀刻工艺蚀刻第二保护层162。值得注意的是，在蚀刻第二保护层162时，透明导电图案160与第二半导体图案122可同时用来保护下方的图案化第二金属层M2，即漏极116b，故本实施例中，漏极116b即使经历两次蚀刻工艺，仍可维持其膜层完整度。
请仍然参阅图9。在形成第二保护层162与第二开口 142之后，于第二保护层162上形成第二图案化透明导电层T2。值得注意的是，本实施例中，第二图案化透明导电层T2用以作为像素电极，且经由第二开口 142与透明导电图案160电性连接，随之与第二半导体图案122电性连接。因此广义而言，第二图案化透明导电层T2与透明导电图案160均可视为像素电极的一部分。另外如图9所示，第二保护层162仍然电性隔离第二图案化透明导电层T2 (即像素电极)与共通电极164。另外，在本实施例中，像素电极可具有多个开口 166，例如条状开口或狭缝(slit)。如前所述，由于第二半导体图案122的导电度可通过表面处理工艺150提升，故像素电极可透过第二半导体图案122顺地利电性连接至漏极116b，而完成阵列基板上各像素结构106的制作。如图9所示，在像素结构106的漏极116b端，本实施例提供一图案化第二金属层M2/图案化半导体层SI/第一图案化透明导电层Tl/第二图案化透明导电层T2 (即漏极116b/第二半导体图案122/透明导电图案160/像素电极)的四层导电膜堆迭结构。
根据本第二实施例所提供的阵列基板及其制作方法，利用第二半导体图案122与透明导电图案160作为下方图案化第二金属层M2的保护层。因此在蚀刻第一保护层130与第二保护层162时，可完整保护图案化第二金属层M2，避免蚀刻工艺伤害甚至移除图案化第二金属层M2。如前所述，根据本实施例所提供的阵列基板及其制作方法，凡是在第一保护层130中需要制作暴露出图案化第二金属层M2的开口处，本实施例即于该开口预定处先行形成蚀刻停止层(包括第二半导体图案122以及透明导电图案160)，以完整保护开口处的图案化第二金属层M2，故即使漏极116b需经历两次的蚀刻工艺，本实施例所提供的阵列基板及其制作方法仍可有效地避免多次蚀刻工艺影响图案化第二金属层M2的膜层完整度。
请参阅图10并一并参阅图3至图6，其绘示了本发明的第三实施例所提供的阵列基板的制作方法的示意图。需注意的是，第三实施例中与前述第一实施例相同的组成元件由相同的元件符号说明，并具有相同的材料选择。另外值得注意的是，在本实施例中，周边区域104的制作步骤及该等连接结构128同于第一实施例所揭示，本领域技术人员可根据上述实施例与图3至图6制作，故以下不再赘述该等细节。
请接续图6后参阅图10。本实施例如前述第一实施例相同，于基板108的像素区域102内形成薄膜晶体管126，并于薄膜晶体管126上形成第一保护层130，随后于第一保护层130内形成第一开口 140，用以暴露出对应漏极116b的部分第二半导体图案122。接下来如图10所示，于第一保护层130上形成第一图案化透明导电层Tl，而在形成第一图案化透明导电层Tl之后，于第一保护层130以及第一图案化透明导电层Tl上形成第二保护层162。在本实施例中，第二保护层162亦为一绝缘层，其可包括与绝缘层132相同或不同的材料。而在形成第二保护层162之后，接着于第二保护层162上形成第二图案化透明导电层T2。
请继续参阅图10，在本实施例中，第一图案化透明导电层Tl包括透明导电图案160，而透明导电图案160作为像素结构(示于图1) 106的像素电极。第二图案化透明导电层T2作为共通电极164，且共通电极164具有多个开口 166，例如条状开口或狭缝。第二图案化透明导电层T2的材料可包括氧化铟锡，但不限于此，而可为其它适合的透明导电材料。至此，完成像素结构106与阵列基板100。
接下来请参阅图11，图11绘示了本发明的一第四实施例所提供的阵列基板的制作方法的示意图。首先需注意的是，本实施例中与前述第一至第三实施例相同的组成元件可具有相同的材料选择与工艺步骤，故相同之处将不再于本实施例中赘述。另外在本实施例中，周边区域的制作步骤及其内的连接结构同于第一实施例所示，本领域技术人员可根据上述实施例与图3至图5制作，故以下亦不再赘述该等细节。
如图11所示，本实施例首先提供基板308，且基板308上定义有像素区域302与周边区域(图未示)，像素区域302内可形成多个像素结构306。接下来，于基板308上形成图案化第二金属层M2，图案化第二金属层M2包括设置于像素区域302内的源极316a与漏极316b。随后于基板308上形成图案化半导体层SI。如图11所不，图案化半导体层SI包括第一半导体图案320与第二半导体图案322，第一半导体图案320覆盖部分源极316a与漏极316b，第二半导体图案322则覆盖部分的漏极316b，但需注意第一半导体图案320与第二半导体图案322结构上彼此分离。在本实施例中，图案化半导体层SI亦可包括一图案化氧化物半导体层，例如IGZO、IGZO、IZO、IGO或ZnO，但不限于此。
请继续参阅图11。在形成图案化半导体层SI之后，于基板308上形成栅极绝缘层314，其覆盖源极316a、漏极316b以及图案化半导体层SI。在本实施例中，栅极绝缘层314可包括氧化招(aluminum oxide, A10),但不限于此。而在形成栅极绝缘层314之后，于绝缘层314上形成图案化第一金属层M1，图案化第一金属层Ml包括栅极310。至此，于基板308上的像素区域302内形成至少一薄膜晶体管326。
请继续参阅图11。在形成薄膜晶体管326之后，于基板308上形成第一保护层330。在本实施例中，第一保护层330可为一单层膜层，例如可以是一平坦层。本领域技术人员应知第一保护层330并不限于此，其亦可为多层膜层。随后可利用合适的蚀刻工艺，于第一保护层330以及栅极绝缘层314内形成第一开口 340。如图11所示，第一开口 340系形成于像素区域302内，且暴露出部分第二半导体图案322。值得注意的是，在进行蚀刻工艺时，第二半导体图案222系可保护其下方的图案化第二金属层M2，即漏极316b，故可提升漏极316b的膜层完整度。接下来对图案化半导体层SI进行表面处理工艺(图未示)，以提高暴露于第一开口 340内的第二半导体图案322的导电度。随后于第一保护层330上形成第一图案化透明导电层Tl。在本实施例中，第一图案化透明导电层Tl包括透明导电图案360，而透明导电图案360系作为像素结构306的像素电极。值得注意的是，像素电极，即透明导电图案360，系经由第一开口 340与第二半导体图案322电性连接。如前所述，由于第二半导体图案322的导电度系可通过表面处理工艺提升，故像素电极可透过第二半导体图案322顺地利电性连接至漏极316b。在完成像素电极的制作后，可于像素电极与第一保护层330上形成一第二保护层362，以及于第二保护层362上形成共通电极364，而完成阵列基板300各像素结构306以及阵列基板300的制作。另外，可参考前述实施例而于共通电极364内依产品需要形成多个开口，但不限于此。如图11所示，在像素结构306的漏极316b端，本实施例系提供一图案化第二金属层M2/图案化半导体层SI/第一图案化透明导电层Tl (即漏极316b/第二半导体图案322/像素电极)的三层导电膜堆迭结构。
根据本第四实施例所提供的阵列基板及其制作方法，亦利用第二半导体图案322作为其下方图案化第二金属层M2的蚀刻停止层。因此在蚀刻第一保护层330与栅极绝缘层314时，可完整保护图案化第二金属层M2，避免蚀刻工艺伤害甚至移除漏极316。此外更重要的是，由于本实施例所提供的薄膜晶体管326系具有顶栅极(top-gate)结构，而不同于前述实施例中薄膜晶体管126具有的底栅极(bottom-gate)，换句话说本发明所提供的阵列基板及其制作方法，系可完全整合于不同类型的薄膜晶体管结构中，并在蚀刻工艺中有效地保护漏极316b。
纵上所述，本发明所提供的阵列基板及其制作方法，系可用以制作现行的各类阵列基板，并且是当对一保护层进行蚀刻工艺时，若保护层与下方的金属层对同一干蚀刻气体的蚀刻选择比偏低，而会移除至少部分的下方的金属层时，可以在开口预定处先行形成一蚀刻停止层(图案化半导体层)，以保护像素区域或周边区域的开口预定处下方的金属层，避免蚀刻工艺影响开口预定处下方的金属层的膜层完整度。故本发明所提供的阵列基板及其制作方法系可在不增加工艺成本与工艺时间的原则下，有效地提升工艺弹性、工艺稳定性以及阵列基板的良率。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的保护范围。
权利要求
1.一种阵列基板的制作方法，包括: 提供一基板，该基板上具有一像素区域以及与该像素区域邻接的一周边区域； 形成多个像素结构于该像素区域中，其中该等像素结构至少其中之一的制造方法包括: 于该基板上形成一图案化第一金属层、一栅极绝缘层以及一图案化第二金属层，其中该图案化第一金属层包括一栅极，该图案化第二金属层包括一源极与一漏极； 于基板上形成一图案化半导体层，其中该图案化半导体层包括一第一半导体图案与一第二半导体图案，该第一半导体图案大体上对应于该栅极并覆盖部分该源极与该漏极，且该第二半导体图案覆盖部分的该漏极； 于该基板上形成一第一保护层，其中该第一保护层中具有一第一开口，暴露出部分该第二半导体图案；以及 于该第一保护层上形成一第一图案化透明导电层，其中该第一图案化透明导电层包括一透明导电图案，且该透明 导电图案经由该第一开口与该第二半导体图案电性连接。
2.如权利要求1所述的阵列基板的制作方法，其特征在于，该图案化半导体层包括氧化物半导体层。
3.如权利要求1所述的阵列基板的制作方法，其特征在于，该第一半导体图案与该第二半导体图案结构上彼此分离。
4.如权利要求1所述的阵列基板的制作方法，其特征在于，该第一保护层包括绝缘层与平坦层。
5.如权利要求1所述的阵列基板的制作方法，其特征在于，更包括: 于该第一保护层上形成一第二保护层；以及 于该第二保护层上形成一第二图案化透明导电层，且该第二图案化透明导电层具有多个开口。
6.如权利要求1所述的阵列基板的制作方法，其特征在于，该第一图案化透明导电层更包括一共通电极，与该透明导电图案电性分离。
7.如权利要求6所述的阵列基板的制作方法，其特征在于，更包括: 于该第一图案化透明导电层上形成一第二保护层； 于该第二保护层中形成一第二开口，以暴露出部分该透明导电图案；以及于该第二保护层上形成一第二图案化透明导电层，其中该第二图案化透明导电层经由该第二开口与该透明导电图案电性连接，且该第二图案化透明导电层具有多个开口。
8.如权利要求1所述的阵列基板的制作方法，其特征在于，更包括于形成该第一图案化透明导电层之前，对该第二半导体图案进行一表面处理工艺。
9.如权利要求8所述的阵列基板的制作方法，其特征在于，该表面处理工艺包括一等离子表面处理。
10.如权利要求1所述的阵列基板的制作方法，其特征在于，该第二图案化金属层更包括一连接层，设置于该周边区域内，该图案化半导体层更包括一第三半导体图案，设置于该连接层上且覆盖部份该连接层，该第一保护层部份覆盖该第三半导体图案，且该第一保护层更具有一第三开口，暴露出部份该第三半导体图案。
11.如权利要求1所述的阵列基板的制作方法，其特征在于，该栅极、该第一半导体图案、该源极以及该漏极构成一薄膜晶体管。
12.—种阵列基板,包括: 一基板，该基板具有一像素区域以及与该像素区域邻接的一周边区域； 多个像素结构，设置于该像素区域中，其中该等像素结构至少其中之一包括: 设置于该基板的该像素区域内的一栅极、一栅极绝缘层以及一源极与一漏极； 一图案化半导体层，包括: 一第一半导体图案，大体上对应于栅极并覆盖部分该源极与该漏极；以及 一第二半导体图案，覆盖部分该漏极； 一第一保护层，设置于该图案化半导体层上方，其中该第一保护层具有一第一开口，部分暴露出该第二半导体图案；以及 一透明导电图案，设置于该第一保护层上并经由该第一开口与该第二半导体图案电性连接。
13.如权利要求12所述 的阵列基板，其特征在于，该图案化半导体层包括一氧化物半导体层。
14.如权利要求12所述的阵列基板，其特征在于，该第一半导体图案与该第二半导体图案结构上彼此分离。
15.如权利要求12所述的阵列基板，其特征在于，该第一保护层由下而上依序包括一绝缘层与一平坦层。
16.如权利要求15所述的阵列基板，其特征在于，该绝缘层包括氧化铝，而该平坦层包括有机材料。
17.如权利要求12所述的阵列基板，其特征在于，另包括一共通电极，其中该共通电极与该透明导电图案分别为一第一图案化透明导电层的一部分，且该共通电极与该透明导电图案电性分离。
18.如权利要求17所述的阵列基板，其特征在于，更包括: 一第二保护层，设置于该透明导电图案与该共通电极上，其中该第二保护层具有一第二开口暴露出部分该透明导电图案；以及 一第二图案化透明导电层，其中该第二图案化透明导电层经由该第二开口与该透明导电图案电性连接，且该第二图案化透明导电层具有多个开口。
19.如权利要求12所述的阵列基板，其特征在于，更包括: 一第二保护层，设置于该第一保护层与该透明导电图案上；以及 一图案化透明导电层，设置于该第二保护层上，且该图案化透明导电层具有多个开口。
20.如权利要求12所述的阵列基板，其特征在于，更包括一设置于该周边区域内的连接层，且该连接层设置于该栅极绝缘层与该第一保护层之间，该图案化半导体层更包括一第三半导体图案，设置于该连接层上且覆盖部份该连接层，该第一保护层部份覆盖该第三半导体图案，且该第一保护层更具有一第三开口，暴露出部份该第三半导体图案。
全文摘要
一种阵列基板的制作方法，包括下列步骤。提供基板，其具有像素区域以及与像素区域邻接的周边区域。于像素区域形成多个像素结构，且像素结构至少其中之一的制造方法包括于基板上形成栅极、栅极绝缘层、源极与漏极。于基板上形成图案化半导体层，其包括第一半导体图案与第二半导体图案，第一半导体图案对应于栅极并覆盖部分源极与漏极，而第二半导体图案则覆盖部分漏极。于基板上形成第一保护层，其具有第一开口暴露出部分第二半导体图案。于第一保护层上形成透明导电图案，且透明导电图案经由第一开口与第二半导体图案电性连接。
文档编号H01L27/12GK103165540SQ20131003114
公开日2013年6月19日 申请日期2013年1月28日 优先权日2012年11月19日
发明者陈铭耀, 陈培铭 申请人:友达光电股份有限公司