本发明涉及半导体芯片，特别涉及在其表面形成外部连接用的凸台的半导体集成装置。
背景技术：
现在，作为不使用金属线地直接将IC（IntegratedCircuit）或LSI（LargeScaleIntegration）等半导体芯片安装到衬底上的方法，倒装片安装（以下称作“FC安装”）广为人知。另外，在FC安装中使用的半导体芯片，其表面形成作为外部端子的电极焊盘，在电极焊盘的表面形成外部连接用的凸台电极的结构也广为人知（例如参照专利文献1的图3（B））。在这种半导体芯片中，为了防止伴随着静电放电而产生的静电破坏，在上述电极焊盘的附近，设置例如由二极管元件构成的静电保护电路。可是，伴随着静电放电，浪涌电压施加给凸台电极时，二极管元件的正极电极及负极电极有时被同时施加电压。这时，因为电流不流入静电保护电路，所以静电保护电路就不进行其本来的动作——使电流流过从而防止静电破坏，静电保护电路本身有可能受到损伤。专利文献1：日本特开2008－135486号公报。
技术实现要素：
本发明的目的在于提供能够切实防止静电破坏的半导体集成装置。本发明涉及的半导体集成装置，是包含主面形成静电保护电路的半导体衬底、对于所述主面而言下表面相对的金属焊盘、和在所述金属焊盘的上表面相对地形成的导电性凸台的半导体集成装置，所述静电保护电路包含互相邻接的第1扩散区域及第2扩散区域，所述第1扩散区域被所述第2扩散区域包围，在所述导电性凸台的与所述金属焊盘的相对面中，在与所述第1扩散区域相对的范围内，具有与所述金属焊盘接触的突起部。本发明采用在导电性凸台中的与金属焊盘的相对面上，只在与被半导体衬底上形成的第2扩散区域包围的局部区域即第1扩散区域相对的范围内，设置与金属焊盘接触的突起部的结构。采用这种结构后，伴随着静电放电而产生的浪涌电压施加给导电性凸台时，该浪涌电压就经由金属焊盘直接施加给静电保护电路的第1扩散区域，并且还经由寄生于在半导体衬底的主面形成的电源线（或接地线）和导电性凸台之间的寄生电容施加给第2扩散区域。但是，因为导电性凸台和金属焊盘在第2扩散区域的上方成为分离的状态，所以上述寄生电容成为电源线（或接地线）及金属焊盘之间的第1寄生电容和金属焊盘与导电性凸台之间的第2寄生电容串联的合成电容。由于该合成电容低于上述第1寄生电容，所以与只有第1寄生电容时相比，经由寄生电容施加给第2扩散区域的浪涌电压降低。这样，因为在静电保护电路的第1及第2扩散区域之间产生电位差，所以例如即使这些第1及第2扩散区域被同时施加浪涌电压，静电保护电路也可以使伴随着静电放电而产生的电流流入电源线（或接地线）后将其消耗掉。因此，依据本发明，能够不带来静电保护电路本身的破损地切实防止对于半导体芯片的内部电路而言的静电破损。附图说明图1是表示作为半导体集成装置的半导体芯片1的上表面的俯视图；图2是表示半导体芯片1的结构的图；图3是表示图2所示的静电保护电路HCa及HCb的等效电路的电路图；图4是表示在静电保护电路HCa及HCb的上方区域形成的寄生电容C1及C2的图；图5是表示半导体芯片1的变形例的剖面图；图6是表示半导体芯片1的其它实施例的图；图7是表示图2所示的静电保护电路HCa及HCb的等效电路的电路图。具体实施方式本发明具备主面形成有包含包围第1扩散区域（12、14、52、62）的第2扩散区域（13、15、53、54、63、64）的静电保护电路（HCa、HCb）的半导体衬底（10）、与该主面相对的金属焊盘（21）、与金属焊盘的上表面相对的导电性凸台（20），在导电性凸台中的与金属焊盘的相对面上，在与上述第1扩散区域相对的范围内，设置与金属焊盘接触的突起部（2a、2b）。实施例图1是示出作为半导体集成装置的半导体芯片1的上表面的俯视图。如图1所示，在半导体芯片1的表面，形成作为外部端子的多个导电性的凸台20。图2（a）是表示图1所示的W－W线的半导体芯片1的剖面的剖面图，图2（b）是表示半导体芯片1的表面上的与凸台20对应的区域的结构的俯视图。凸台20是焊锡或金（Au）等的导电性的板状电极，其上表面（露到外部的面）成为与安装衬底或其它芯片的端子接合的接合面。在凸台20的下表面，形成如图2（a）及图2（b）所示的突起部2a、2b，这些突起部2a、2b的最上表面与板状的金属焊盘21相接。在凸台20及金属焊盘21之间，形成由氧化膜、氮化膜、聚酰亚胺等绝缘材料构成的钝化膜22。就是说，上述突起部2a及2b分别贯通钝化膜22后与金属焊盘21的一个面抵接。即在凸台20中的与金属焊盘21的相对面上，在除去上述突起部2a及2b的区域和金属焊盘21之间，形成作为绝缘膜的钝化膜22。在金属焊盘21的另一个面和半导体芯片1的表面之间，形成由二氧化硅等构成的绝缘层23。在与绝缘层23中的突起部2a、2b的每一个对应的位置，设置通孔，将金属焊盘21和半导体芯片1的表面电连接的导电部件24a、24b填充或插入各通孔中。在半导体芯片1的表面附近及表面（以下称作“主面”）中的凸台20的正下方的区域，形成用于防止伴随着静电放电而出现的静电破坏的静电保护电路HCa及HCb。静电保护电路HCa由在p沟道型的半导体衬底10的主面形成的n阱区域11、在该n阱区域11内形成的p沟道型的扩散区域12及n沟道型的扩散区域13构成。扩散区域12在凸台20的突起部2a的最上表面的正下方的位置形成，其上表面与导电部件24a抵接。此外，扩散区域12的上表面区域，如用图2（b）的虚线所示，比突起部2a的最上表面的大小稍大一点。就是说，扩散区域12的上表面区域的大小及突起部2a的最上表面的大小，被设定成为从凸台20的上表面侧朝着正下方观察突起部2a的最上表面及扩散区域12的上表面区域时，用图2（b）的虚线所示的突起部2a的最上表面被包含在扩散区域12的上表面区域内。扩散区域13如图2（b）所示，在n阱区域11的主面形成，以便环状地包围扩散区域12。扩散区域13与在半导体衬底10的主面形成的电源线（未图示）连接。就是说，静电保护电路HCa如图3所示，是其正极端子与凸台20连接、负极端子与供给电源电压的电源线L1连接的二极管元件。静电保护电路HCb由在p沟道型的半导体衬底10的主面形成的n沟道型的扩散区域14及p沟道型的扩散区域15构成。扩散区域14在凸台20的突起部2b的最上表面的正下方的位置形成，其上表面与导电部件24b抵接。此外，扩散区域14的上表面区域，如用图2（b）的虚线所示，比突起部2b的最上表面的大小稍大一点。就是说，扩散区域14的上表面区域的大小及突起部2b的最上表面的大小，被设定成为从凸台20的上表面侧朝着正下方观察突起部2b的最上表面及扩散区域14的上表面区域时，用图2（b）的虚线所示的突起部2b的最上表面被包含在扩散区域14的上表面区域内。扩散区域15如图2（b）所示，在半导体衬底10的主面形成，以便环状地包围扩散区域14。扩散区域15与在半导体衬底10的主面上形成的接地线（未图示）连接。就是说，静电保护电路HCb如图3的等效电路所示，是负极端子与凸台20连接、正极端子与接地线L2连接的二极管元件。下面，讲述利用静电保护电路HCa及HCb所进行的保护动作。首先，伴随着静电放电，凸台20被施加浪涌电压时，该浪涌电压经过由凸台20的突起部2a、金属焊盘21及导电部件24a构成的线路或由突起部2b、金属焊盘21及导电部件24b构成的线路，施加给扩散区域12或14。就是说，施加给凸台20的浪涌电压如图3所示，被施加给作为静电保护电路HCa的二极管元件的正极端子或作为静电保护电路HCb的二极管元件的负极端子。这样，静电保护电路HCa或HCb的二极管元件就成为导通状态，伴随着浪涌电压的电流流入电源线L1或接地线L2后被消耗掉。这样，因为伴随着浪涌电压的大电流不流入由半导体芯片1构筑的电路网（未图示），所以能够使该电路网不会受到静电破坏。可是，施加给凸台20的浪涌电压有时不仅施加给静电保护电路HCa（HCb）的正极端子（负极端子），而且还同时经过由金属焊盘21、绝缘层23及电源线L1（接地线L2）产生的寄生电容施加给静电保护电路HCa（HCb）的负极端子（正极端子）。就是说，浪涌电压在经由突起部2a或2b直接施加给扩散区域12或14的同时，还经由图4所示的寄生电容C1施加给扩散区域13或15。这时，因为浪涌电压被施加给作为静电保护电路的二极管的两端，所以电流不流入该二极管，有可能使静电保护电路HCa或HCb本身破损。因此，本发明涉及的半导体集成装置在凸台20的下表面设置突起部2a及2b，利用突起部2a及2b将凸台20和金属焊盘21接合起来，从而如图4所示，使突起部2a及2b以外的凸台20的下表面离开金属焊盘21的表面的距离只为DQ的量。进而，在突起部2a（2b）的最上表面的正下方的区域，形成充当二极管的正极端子（负极端子）的扩散区域12（14），在除了突起部2a（2b）的正下方区域的区域，形成充当二极管的负极端子（正极端子）的扩散区域13（15）。就是说，第1扩散区域（12、14）是存在于被第2扩散区域（13、15）包围的区域内的局部区域，在导电性凸台20与金属焊盘21的相对面中，只在与上述第1扩散区域相对的范围内，设置与金属焊盘21接触的突起部（2a、2b）。这样，在扩散区域13及15各自的上方区域的寄生电容，如图4所示，成为寄生于凸台20的下表面及金属焊盘21之间的寄生电容C2和上述寄生电容C1串联的合成电容。由于寄生电容C1及C2的合成电容小于C1，所以伴随着静电放电而施加给扩散区域13（15）的浪涌电压，小于施加给扩散区域12（14）的浪涌电压。就是说，在作为静电保护电路HCa（HCb）的二极管的两端产生电位差。这样，例如即使伴随着静电放电而产生的浪涌电压施加给作为静电保护电路的二极管的两端，电流也流入该二极管，所以不会造成静电保护电路本身的破损，能够防止半导体芯片1的内部电路的破损。另外，在上述实施例中，如图2（a）所示地分别在凸台20的突起部2a及2b各自正下方的位置设置导电部件24a、24b，从而将金属焊盘21和扩散区域12（14）电连接。但并不局限于该方法，例如可以用铝布线等金属布线围住绝缘层23及半导体衬底10的表面，电连接金属焊盘21和扩散区域12及14。这时，如图5所示，成为在绝缘层23内不存在通孔及导电部件24a、24b的状态。另外，在上述实施例中，静电保护电路HCa、HCb是二极管，但也可以用MOS（MetalOxideSemiconductor）型的晶体管实现它。图6（a）及图6（b）是表示有鉴于此而采用的半导体芯片1的结构的其它一个例子的图。此外，图6（a）是表示图1所示的W－W线的半导体芯片1的剖面的剖面图，图6（b）是表示与半导体芯片1的表面上的凸台20对应的区域的结构的俯视图。另外，在图6（a）中，凸台20、金属焊盘21、钝化膜22、绝缘层23和图2（a）所示的元件一样。在图6（a）及图6（b）中，静电保护电路HCa由在p沟道型的半导体衬底10的主面上形成的n阱区域51、在该n阱区域51内形成的p沟道型的扩散区域52～54、在n阱区域51的表面上形成的栅极氧化膜55及56构成。扩散区域52～54在n阱区域51的主面中并列地形成。栅极氧化膜55与互相邻接的扩散区域52及53各自的一部分表面抵接，栅极氧化膜56与互相邻接的扩散区域52及54各自的一部分表面抵接。这时，扩散区域53、54、栅极氧化膜55及56分别与电源线L1连接，扩散区域52经由未图示的金属布线与金属焊盘21连接。这样，栅极氧化膜55及56成为p沟道MOS型晶体管的栅极，扩散区域53及54成为源极区域，扩散区域52成为漏极区域。此外，作为漏极区域的扩散区域52，在凸台20的突起部2a的最上表面的正下方的位置形成，其上表面区域的大小如用图6（b）的虚线所示，比突起部2a的最上表面的大小稍大一点。就是说，扩散区域52的上表面区域的大小及突起部2a的最上表面的大小，被设定成为从凸台20的上表面侧朝着正下方观察突起部2a的最上表面及扩散区域52的上表面区域时，用图6（b）的虚线所示的突起部2a的最上表面被包含在扩散区域52的上表面区域内。静电保护电路HCa如图7的等效电路所示，是其漏极端子与凸台20连接、栅极端子及源极端子与供给电源电压的电源线L1连接的p沟道MOS型的晶体管。另外，在图6（a）及图6（b）中，静电保护电路HCb由在p沟道型的半导体衬底10的主面内形成的n沟道型的扩散区域62～64、栅极氧化膜65及66构成。扩散区域62～64在半导体衬底10的主面并列地形成。栅极氧化膜65与互相邻接的扩散区域62及63各自的一部分表面抵接，栅极氧化膜66与互相邻接的扩散区域62及64各自的一部分表面抵接。这时，扩散区域63、64、栅极氧化膜65及66分别与接地线L2连接，扩散区域62经由未图示的金属布线与金属焊盘21连接。这样，栅极氧化膜65及66成为n沟道MOS型晶体管的栅极，扩散区域63及64成为源极区域，扩散区域62成为漏极区域。此外，作为漏极区域的扩散区域62，在凸台20的突起部2b的最上表面的正下方的位置形成，其上表面区域的大小如用图6（b）的虚线所示，比突起部2b的最上表面的大小稍大一点。就是说，扩散区域62的上表面区域的大小及突起部2b的最上表面的大小，被设定成为从凸台20的上表面侧朝着正下方观察突起部2b的最上表面及扩散区域62的上表面区域时，用图6（b）的虚线所示的突起部2a的最上表面被包含在扩散区域62的上表面区域内。静电保护电路HCb如图7的等效电路所示，是其漏极端子与凸台20连接、栅极端子及源极端子与接地线L2连接的n沟道MOS型的晶体管。因此，对于具有图6（a）及图6（b）所示的结构的半导体芯片1而言，向凸台20施加伴随着静电放电而产生的浪涌电压时，该浪涌电压就经由凸台20的突起部2a及金属焊盘21或突起部2b及金属焊盘21施加给扩散区域52或62。就是说，施加给凸台20的浪涌电压如图7所示，被施加给作为静电保护电路HCa的p沟道MOS型晶体管的漏极端子或作为静电保护电路HCb的n沟道MOS型晶体管的漏极端子。这样，静电保护电路HCa或HCb就成为导通状态，伴随着浪涌电压的电流流入电源线L1或接地线L2后被消耗掉。这样，因为伴随着浪涌电压的大电流不流入由半导体芯片1构筑的电路网（未图示），所以能够使该电路网不会受到静电破坏。可是，施加给凸台20的浪涌电压有时不仅施加给静电保护电路HCa（HCb）的漏极端子，而且还同时经过由金属焊盘21、绝缘层23及电源线L1（接地线L2）产生的寄生电容施加给静电保护电路HCa（HCb）的栅极端子及源端子。就是说，浪涌电压在经由突起部2a（2b）施加给静电保护电路HCa（HCb）的扩散区域52（62）的同时，还经由图6（a）所示的寄生电容C1施加给栅极氧化膜55（65）及56（66）。这样，因为浪涌电压被同时施加给作为静电保护电路HCa（HCb）的MOS晶体管的所有的端子，所以电流不流入该MOS晶体管，有可能使静电保护电路HCa（HCb）本身破损。因此，在具有图6（a）及图6（b）所示的结构的半导体芯片1中，利用在凸台20的下表面设置的突起部2a及2b将凸台20和金属焊盘21接合起来，从而使突起部2a及2b以外的凸台20的下表面如图6（a）所示离开金属焊盘21的表面的距离只为DQ的量。进而，在突起部2a（2b）的正下方，形成充当MOS晶体管的漏极端子的扩散区域52（62），在除了突起部2a（2b）的最上表面的正下方的区域，形成充当MOS晶体管的栅极端子的栅极氧化膜55、56（65、66）。就是说，第1扩散区域（52、62）是被第2扩散区域（53、54、63、64）包围的局部区域，在导电性凸台20的与金属焊盘21的相对面中，只在与上述第1扩散区域相对的范围内，设置与金属焊盘21接触的突起部（2a、2b）。这样，在栅极氧化膜各自上方的区域中的寄生电容，如图6（a）所示，成为由金属焊盘21、绝缘层23及电源线L1（接地线L2）产生的寄生电容C1和寄生于凸台20的下表面及金属焊盘21之间的寄生电容C2串联的合成电容。由于寄生电容C1及C2的合成电容小于C1，所以伴随着静电放电而施加给栅极氧化膜55、56、65或66的浪涌电压，小于施加给扩散区域52或62的浪涌电压。这时，充当MOS晶体管的栅极端子的栅极氧化膜55及56（65、66）如图7所示，与充当MOS晶体管的源极端子的扩散区域53、54（63、64）电连接。因此，在作为静电保护电路HCa（HCb）的MOS晶体管的漏极端子及源极端子之间产生电位差。这样，例如即使伴随着静电放电而产生的浪涌电压同时施加给作为静电保护电路的MOS晶体管的栅极端子、漏极端子及源极端子，电流也流入该MOS晶体管，所以不会造成静电保护电路本身的破损，能够防止半导体芯片1的内部电路的破损。综上所述，本发明涉及的半导体集成装置，具备在主面形成有包含包围作为局部区域的第1扩散区域（12、14、52、62）的第2扩散区域（13、15、53、54、63、64）的静电保护电路HCa、HCb的半导体衬底10、与该主面相对的金属焊盘21、与金属焊盘21的上表面相对的导电性凸台20，在导电性凸台20中的与金属焊盘21的相对面上，在与上述第1扩散区域相对的范围内，设置与金属焊盘21接触的突起部2a、2b。采用该结构后，在第2扩散区域的上方，导电性凸台20和金属焊盘21成为分离的状态。这样，导电性凸台20及金属焊盘21之间的寄生电容就成为电源线（或接地线）及金属焊盘21之间的第1寄生电容C1和金属焊盘21及导电性凸台20之间的第2寄生电容串联的合成电容。由于该合成电容低于上述第1寄生电容C1，所以与只有第1寄生电容C1时相比，经由寄生电容施加给第2扩散区域的浪涌电压降低。这样，因为在静电保护电路HCa及HCb的第1及第2扩散区域之间产生电位差，所以例如即使这些第1及第2扩散区域被同时施加浪涌电压，静电保护电路也可以使伴随着静电放电而产生的电流流入电源线（或接地线）后将其消耗掉。因此，依据本发明，产生静电放电时，也能够不带来静电保护电路本身的破损地切实防止半导体芯片内部电路的破损。此外，在上述实施例中，在凸台20和金属焊盘21之间设置由氧化膜、氮化膜、聚酰亚胺等绝缘膜构成的钝化膜22。但也可以不设置钝化膜22地使凸台20和金属焊盘21之间为空间。符号说明1半导体芯片；10半导体衬底；20凸台；21金属焊盘；HCa、HCb静电保护电路。