晶体管的形成方法与流程

本发明涉及半导体技术领域，尤其涉及一种晶体管的形成方法。

背景技术：
随着半导体技术的不断发展，MOS晶体管的特征尺寸不断缩小，MOS晶体管的栅介质层的厚度也按等比例缩小的原则变得越来越薄。当所述栅介质层的厚度薄到一定的程度后，其可靠性问题，尤其是与时间相关的击穿、热载流子效应、栅电极中的杂质向衬底的扩散等问题，将严重影响器件的稳定性和可靠性。现在，SiO2层作为栅介质层已经达到其物理厚度极限，利用高K栅介质层替代SiO2栅介质层，可以在保持等效氧化层厚度（EOT，EquivalentOxideThickness）不变的情况下大大增加栅介质层的物理厚度，从而减小了栅极漏电流。现有技术的形成包括高K栅介质层和金属栅的PMOS晶体管工艺，具体方法包括：参照图1，在半导体衬底10上形成伪栅极11，在伪栅极11两侧的半导体衬底10中形成源极12和漏极13；参照图2，沉积层间介质层14，层间介质层14覆盖伪栅极11周围的半导体衬底10；参照图2和图3，去除伪栅极11，形成沟槽15；参照图3和图4，在沟槽15中形成高K栅介质层16；参照图5，在高K栅介质层16上形成功函数调整层17、位于功函数调整层17上的金属栅极18。通常，功函数调整层17的材料包括铝或氧化铝，功函数调整层17用于提高PMOS晶体管栅极的功函数。但是，使用现有技术的形成高K栅介质层和金属栅的后栅工艺形成的晶体管的性能不佳。更多关于后栅工艺的知识，请参照2010年2月24日公开的公开号为“CN101656205A”的中国专利文献。

技术实现要素：
本发明解决的问题是使用现有技术的形成高K栅介质层和金属栅的后栅工艺形成的晶体管的性能不佳。为解决上述问题，本发明提供一种晶体管的形成方法，包括：在半导体衬底上形成栅介质层；对所述栅介质层进行杂质掺杂，用于调整晶体管的功函数；进行杂质掺杂后，在所述栅介质层上形成栅极。可选地，在半导体衬底上形成栅介质层之前，包括：在所述衬底上形成伪栅极；在所述伪栅极周围的衬底上形成层间介质层；去除所述伪栅极，形成沟槽，所述栅介质层覆盖沟槽底部和侧壁。可选地，在所述沟槽中形成占沟槽部分高度的栅介质层的方法，包括：沉积介质层，所述介质层覆盖所述层间介质层、沟槽的底部和侧壁；使用化学机械抛光法，去除所述层间介质层上的介质层。可选地，在所述栅介质层上形成栅极的方法，包括：沉积栅极材料，所述栅极材料覆盖层间介质层、填充满沟槽；去除高出层间介质层上表面的栅极材料，沟槽中剩余的栅极材料为栅极。可选地，在所述衬底上形成栅介质层时，还形成位于栅介质层上的伪栅极；在对栅介质层进行杂质掺杂前，还包括：在所述伪栅极周围的衬底上形成层间介质层；去除所述伪栅极，形成沟槽，所述沟槽的底部为栅介质层。可选地，对所述栅介质层进行杂质掺杂的方法包括扩散或离子注入法。可选地，在所述离子注入的过程，注入离子的剂量范围为1e13～5e15atom/cm2，提供的能量范围为0.3～5keV。可选地，当晶体管为PMOS晶体管，掺杂的杂质为铝；当晶体管为NMOS晶体管，掺杂的杂质为镧或铒。可选地，对所述栅介质层进行杂质掺杂后，形成栅极前，进行退火处理。可选地，在退火处理过程，提供温度范围为500～900℃，退火持续时间为5～100s。可选地，在退火处理过程，向退火反应腔内通入氧气。可选地，所述栅介质层为高K栅介质层。可选地，所述高K栅介质层的材料包括氧化铪、硅酸铪、氧化锆、碳酸锶钡或锆钛酸铅。可选地，在所述衬底和高K栅介质层之间还形成有界面层。可选地，所述界面层的材料为氧化硅。与现有技术相比，本发明具有以下优点：本发明在衬底上形成栅介质层后，对栅介质层进行杂质掺杂，用于调整栅介质层的功函数。本发明对栅介质层进行杂质掺杂，可以在栅介质层中形成功函数调整区。而且，该杂质掺杂过程可以有效控制杂质掺杂的浓度、时间，可以形成均匀掺杂并避免掺杂杂质扩散进入衬底。一方面，对栅介质层进行杂质掺杂，可以增大栅介质层的介电常数，进而减小晶体管的等效氧化层厚度，进一步减小了栅极漏电流，显著提升了晶体管的性能。另一方面，掺杂杂质在栅介质层中的均匀掺杂，可以调节晶体管的阈值电压，使得晶体管的阈值电压在栅长方向形成均匀分布，这些因素显著提高了晶体管的性能。另外，与现有技术中的在栅介质层上形成功函数调整层相比，对栅介质层进行杂质掺杂而不再形成功函数调整层，可以相应减小晶体管的厚度尺寸，有利于半导体技术向更小特征尺寸迈进，促进半导体工艺的进步。当然地，掺杂杂质在栅介质层中形成功函数调整区域，调节了后续形成的栅极功函数，提升了晶体管的性能。附图说明图1～图5是现有技术的形成PMOS晶体管的方法的剖面结构示意图；图6是本发明具体实施例的形成晶体管的方法流程图；图7～图12是本发明具体实施例的形成晶体管的方法的剖面结构示意图。具体实施方式发明人针对现有技术存在的问题进行了研究，发现：参照图5，在高K栅介质层上形成功函数调整层的方法通常使用溅射工艺，溅射离子会大量扩散进入高K栅介质层中，而且这种扩散是随机的，继而在高K栅介质层中形成不均匀掺杂。这使得晶体管的金属栅极在栅长方向不同位置处的阈值电压不同，影响晶体管的性能。而且，由于这种扩散是随机的，存在溅射离子扩散穿过高K栅介质层进入衬底的可能性，导致晶体管较高的金属栅极漏电流。这些因素显著降低了高K栅介质层的作用，进而降低晶体管的性能。另一方面，在高K栅介质层上形成功函数调整层，增加了晶体管的厚度尺寸，降低了晶体管向小尺寸发展的能力。发明人针对以上问题，经过创造性劳动，提出了本发明的晶体管的形成方法。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明能够以很多不同于在此描述的其他方式来实施。基于本发明实施例，本领域技术人员没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。参照图7～图10，并结合参照图6，执行步骤S61，在半导体衬底300上形成栅介质层301。在具体实施例中，衬底300的材料可以为单晶硅、单晶锗或单晶硅锗；也可以是绝缘体上硅（SOI）；或者还可以包括其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在所述衬底300中形成有器件结构(图中未示)，例如隔离沟槽结构等。在具体实施例中，在半导体衬底300上形成栅介质层301之前，包括：参照图7，在衬底300上形成伪栅极302，伪栅极302的材料选择多晶硅或其他公知材料，形成伪栅极302的方法为本领域技术人员所熟知的技术，在此不再赘述；参照图8，在伪栅极302周围的衬底300上形成层间介质层303；参照图9，去除伪栅极302，形成沟槽304。之后，参照图9和图10，在沟槽304中形成覆盖沟槽304底部和侧壁的栅介质层301。为本领域技术人员所熟知，栅介质层301并未填充满沟槽304。在具体实施例中，在沟槽304中形成占沟槽304部分高度的栅介质层301的方法包括：首先，沉积介质层（未示出），介质层覆盖层间介质层303、沟槽304的底部和侧壁；使用化学机械抛光工艺，去除层间介质层303上的介质层，剩余沟槽304的底部和侧壁的介质层为栅介质层301。在具体实施例中，去除伪栅极302的方法包括：在层间介质层303上形成图形化的光刻胶层，图形定义伪栅极302的位置；以图形化的光刻胶层为掩模，使用干法刻蚀工艺刻蚀去除伪栅极302，形成沟槽304；去除图形化的光刻胶层；使用湿法腐蚀法清除前述干法刻蚀过程在沟槽304底部和侧壁产生的聚合物。具体工艺参数为公知，在此不再详述。在具体实施例中，在形成伪栅极302后，形成层间介质层303前，在伪栅极302两侧的衬底300中进行离子注入，形成源极306和漏极307。此为本领域技术人员熟知的技术，不再赘述。在其他实施例中，在半导体衬底300上形成栅介质层301时，还形成位于栅介质层301上的伪栅极（未示出）；接着，在伪栅极周围的半导体衬底300上形成层间介质层；紧接着，去除该伪栅极，在层间介质层中形成沟槽，该沟槽的底部为栅介质层301。在本实施例中，形成栅介质层301和伪栅极的方法包括：在衬底上形成介质层、位于介质层上的伪栅极；图形化介质层和伪栅极，形成栅介质层301和位于栅介质层301上的伪栅极。在具体实施例中，栅介质层301为高K栅介质层，高K栅介质层的材料可选择氧化铪、硅酸铪、氧化锆、碳酸锶钡或锆钛酸铅。在具体实施例中，当栅介质层301为高K栅介质层时，在高K栅介质层与衬底300表面之间还形成有界面层（interfaciallayer，IL）（未示出）。该界面层不仅能在衬底和界面层之间提供较佳品质的界面，还能在高K栅介质层和界面层之间提供较佳品质的界面，从而改善后续高K栅介质层与衬底之间的界面特性，进而提高晶体管的电学性能。通常界面层的材料选择氧化硅，可以在初始提供的半导体衬底300表面热氧化生长形成，此为本领域技术人员所熟知的技术，在此不再赘述。参照图10和图11，并结合参照图6，执行步骤S62，对栅介质层301进行杂质掺杂，用于调整晶体管的功函数。在半导体技术领域，掺杂是把杂质引入半导体材料的晶体结构中，以改变它的电学性能。掺杂的方法包括热扩散、离子注入或其他公知方法。在具体实施例中，使用离子注入法。离子扩散可以实现较小特征尺寸器件的精确、均匀掺杂。在本实施例中，在离子注入过程中，层间介质层303可以起到掩模作用。若层间介质层303不足以起到掩模作用，在离子注入前，在层间介质层303上形成图形化的掩模层，图形定义沟槽304的位置。在离子注入完成后，去除该图形化的掩模层。具体地，在对栅介质层301进行离子注入过程中，提供的离子能量范围为0.3～5keV，注入离子的流动速率为：1e13～5e15atom/cm2。沿栅介质层301的厚度方向，离子形成均匀扩散，在栅介质层301中形成均匀掺杂。在具体实施例中，对栅介质层301进行掺杂的离子类型与待形成的晶体管的类型有关。具体地，当待形成的晶体管为PMOS晶体管，掺杂离子的类型为铝。铝掺杂增加高K栅介质层中正偶极子浓度，进而提高晶体管的阈值电压。而且铝均匀掺杂，使得晶体管的阈值电压在栅长方向形成均匀分布，这些因素显著提高晶体管的性能。当待形成的晶体管为NMOS晶体管，掺杂离子类型为镧或铒。镧或铒掺杂使得高K栅介质层中的负偶极子浓度增大，进而提高晶体管的阈值电压，进而提升NMOS晶体管的性能。在具体实施例中，在对栅介质层301中形成均匀掺杂后，通常要进行低温退火处理，使栅介质层301中的杂质固化形成稳定掺杂。在退火过程中，提供低温范围为500～900℃，退火持续时间为5～100s。作为可选的，在退火过程中，向反应腔内通入氧气。氧气可以与掺杂杂质反应生成稳定化合物，还起到中和多余杂质，避免多余杂质改变栅介质层301电学性能的作用。对栅介质层301进行杂质掺杂，可以增大栅介质层301的介电常数，进而减小晶体管的等效氧化层厚度，减小了栅极漏电流，显著提升了晶体管的性能。另一方面，掺杂杂质在栅介质层301中的均匀掺杂，可以调节晶体管的阈值电压，使得晶体管的阈值电压在栅长方向形成均匀分布，这些因素显著提高了晶体管的性能。另外，与现有技术中的在栅介质层上形成功函数调整层相比，对栅介质层进行杂质掺杂而不再形成功函数调整层，可以相应减小晶体管的厚度尺寸，有利于半导体技术向更小特征尺寸迈进，促进半导体工艺的进步。当然地，掺杂杂质在栅介质层中形成功函数调整区域，调节了后续形成的栅极功函数，提升了晶体管的性能。参照图12，并结合参照图2，执行步骤S63，在对栅介质层301进行杂质掺杂后，在栅介质层301上形成栅极305。在具体实施例中，参照图11和图12，形成栅极305的方法，包括：沉积导电物质，覆盖层间介质层303、填充沟槽304；去除高出层间介质层303的导电物质，剩余沟槽304中的导电物质，为栅极305。在具体实施例中，该导电物质可以为金属，包括Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi的一种或多种。除了金属外，还可包括其他可行材料。在其他实施例中，本发明的技术方案还可适用前栅工艺，即栅介质层的材料为氧化硅或其他低K介质材料，栅极材料为多晶硅。在前栅工艺中，形成栅介质层的方法为本领域技术人员所公知。对栅介质层进行杂质掺杂的具体方法，可参见前文介绍，并根据需要进行调整。进行杂质掺杂后，在栅介质层上形成栅极的方法包括沉积、刻蚀。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。