半导体结构的形成方法

半导体结构的形成方法
【专利摘要】一种半导体结构的形成方法，包括：提供基底，所述基底表面具有鳍部；在所述基底和鳍部表面形成第一伪栅极层，所述第一伪栅极层的表面高于所述鳍部的顶部表面；平坦化所述第一伪栅极层直至暴露出鳍部的顶部表面为止；在所述平坦化工艺之后，在所述第一伪栅极层和鳍部表面形成第二伪栅极层；刻蚀部分第一伪栅极层和第二伪栅极层直至暴露出鳍部顶部和侧壁表面为止，形成横跨所述鳍部的侧壁和顶部表面的伪栅极。所形成的半导体结构中，鳍部顶部表面的栅极结构的厚度尺寸的均一性和精确性提高。
【专利说明】半导体结构的形成方法

【技术领域】
[0001] 本发明涉及半导体制造【技术领域】，尤其涉及一种半导体结构的形成方法。

【背景技术】
[0002] 随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的 集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体 器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管 对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性 能。
[0003] 为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管 (Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，请参考图1，图1是现有技术的鳍式 场效应管的立体结构示意图，包括：半导体衬底10 ;位于所述半导体衬底10上凸出的鳍部 14 ;覆盖所述半导体衬底10表面以及鳍部14侧壁的一部分的介质层11，所述介质层11的 表面低于所述鳍部14的顶部；横跨所述鳍部14的顶部和侧壁的栅极结构12,所述栅极结 构12包括栅介质层(未示出)和位于所述栅介质层上的栅电极(未示出）。需要说明的是，对 于鳍式场效应管，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分成为沟道区， 即具有多个栅，有利于增大驱动电流，改善器件性能。
[0004] 现有技术中，为了进一步提高鳍式场效应晶体管的性能，所述栅介质层采用高K 介质材料，所述栅电极层采用金属，即鳍式场效应晶体管构成高K金属栅（High-k Metal Gate，HKMG)晶体管，所述高K金属栅结构的鳍式场效应晶体管能够采用后栅（Gate Last) 工艺形成。
[0005] 然而，现有技术中，以后栅工艺形成具有高K金属栅结构的鳍式场效应管时，位于 同一半导体衬底上的若干鳍部顶部表面的栅极结构的厚度不均一，且栅极结构的厚度尺寸 难以控制，使所形成的若干鳍式场效应晶体管的电性能不一致，导致所形成的半导体器件 的性能难以控制。


【发明内容】

[0006] 本发明解决的问题是提供一种半导体结构的形成方法，提高鳍部顶部表面的栅极 结构的厚度尺寸的均一性和精确性。
[0007] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述 基底表面具有鳍部；在所述基底和鳍部表面形成第一伪栅极层，所述第一伪栅极层的表面 高于所述鳍部的顶部表面；平坦化所述第一伪栅极层直至暴露出鳍部的顶部表面为止；在 所述平坦化工艺之后，在所述第一伪栅极层和鳍部表面形成第二伪栅极层；刻蚀部分第一 伪栅极层和第二伪栅极层直至暴露出鳍部顶部和侧壁表面为止，形成横跨所述鳍部的侧壁 和顶部表面的伪栅极。
[0008] 可选的，还包括：位于鳍部顶部表面的掩膜层，所述第一伪栅极层还沉积于所述掩 膜层表面，所述第一伪栅极层表面等于或高于所述掩膜层表面。
[0009] 可选的，平坦化所述第一伪栅极层的工艺为：采用化学机械抛光工艺平坦化所述 第一伪栅极层直至暴露出掩膜层的顶部表面为止；在平坦化第一伪栅极层之后，回刻蚀所 述第一伪栅极层直至所述第一伪栅极层的表面与鳍部表面齐平；在所述回刻蚀工艺之后， 去除所述掩膜层。
[0010] 可选的，所述回刻蚀工艺为各向异性的干法刻蚀工艺，工艺参数为：偏压功率小于 100W，刻蚀气体包括cf4、sf6或nf3。
[0011] 可选的，所述回刻蚀工艺的刻蚀深度通过先进制程控制装置进行控制。
[0012] 可选的，所述鳍部的形成工艺为：提供半导体衬底，所述半导体衬底为体衬底；在 所述体衬底表面形成掩膜层；以所述掩膜层为掩膜刻蚀所述体衬底并形成开口，相邻开口 之间的体衬底形成鳍部；在所述开口的底部形成第一介质层，所述第一介质层覆盖部分鳍 部的侧壁表面。
[0013] 可选的，所述体衬底的材料为硅、锗或硅锗。
[0014] 可选的，所述鳍部的形成工艺为：提供半导体衬底，所述半导体衬底为绝缘体上半 导体衬底，所述绝缘体上半导体衬底包括绝缘层、以及位于绝缘层表面的半导体层，所述半 导体层的材料为硅或锗；在所述半导体层表面形成掩膜层；以所述掩膜层为掩膜刻蚀所述 半导体层直至暴露出绝缘层表面为止，形成位于绝缘层上的鳍部。
[0015] 可选的，还包括：在形成鳍部之后，采用热氧化工艺在鳍部的侧壁表面形成第一氧 化硅层，所述第一氧化硅层的厚度为1纳米?5纳米。
[0016] 可选的，所述掩膜层的形成工艺为多重图形化掩膜工艺。
[0017] 可选的，当所述掩膜层的形成工艺为双重图形化掩膜工艺时，所述掩膜层的形成 工艺为：在半导体衬底表面形成牺牲薄膜；在所述牺牲薄膜的部分表面形成图形化层；以 所述图形化层为掩膜刻蚀所述牺牲薄膜直至暴露出半导体衬底为止，形成牺牲层；在所述 半导体衬底和牺牲层表面沉积掩膜薄膜；回刻蚀所述掩膜薄膜直至暴露出半导体衬底为 止，形成掩膜层，并去除所述牺牲层。
[0018] 可选的，在形成鳍部之后，进行热退火工艺，所述热退火工艺的温度为900摄氏 度?1100摄氏度。
[0019] 可选的，所述掩膜层的材料为氮化硅、氧化硅或氮氧化硅。
[0020] 可选的，当所述掩膜层的材料为氮化硅时，还包括：在鳍部的顶部和掩膜层之间形 成第二氧化硅层。
[0021] 可选的，所述第一伪栅极层的材料与第二伪栅极层的材料相同或不同。
[0022] 可选的，所述第一伪栅极层或第二伪栅极层的形成工艺为化学气相沉积工艺或物 理气相沉积工艺；所述第一伪栅极层或第二伪栅极层的材料为掺杂多晶硅、无掺杂多晶硅、 无定形娃、娃锗或无定形碳。
[0023] 可选的，形成所述第二伪栅极层的化学气相沉积工艺参数为：温度为200-800摄 氏度，气压为1托-100托，功率为300瓦?600瓦，气体包括HC1和H 2, HC1的流量为lsccm? lOOOsccm，H2的流量为0. lslm?50slm ;当第二伪栅极层的材料为无掺杂多晶硅时，所述气 体还包括娃源气体SiH4或SiH2Cl 2，所述娃源气体的流量为lsccm?lOOOsccm ;当第二伪栅 极层的材料为硅锗时，所述气体还包括硅源气体SiH4或SiH2Cl 2和锗源气体GeH4，所述硅源 气体的流量为lsccm?lOOOsccm，所述锗源气体的流量为Isccm-lOOOsccm。
[0024] 可选的，所述伪栅极的形成工艺为：在第二伪栅极层表面形成伪栅掩膜，所述伪栅 掩膜定义了伪栅极的图形，所述伪栅掩膜的材料为氮化硅或氮氧化硅；以所述伪栅掩膜刻 蚀第二伪栅极层和第一伪栅极层直至暴露出鳍部顶部和侧壁表面为止。
[0025] 可选的，在形成第一伪栅极层之前，在所述基底表面和鳍部的侧壁和顶部表面沉 积第三氧化硅层。
[0026] 可选的，还包括：在形成伪栅极之后，在所述伪栅极两侧的鳍部内形成源区和漏 区；在形成所述源区和漏区之后，在所述基底表面和鳍部的侧壁和顶部表面形成第二介质 层，所述第二介质层的表面与伪栅极的顶部表面齐平；在形成第二介质层之后，在所述去除 所述伪栅极并在第二介质层内形成开口；在所述开口内形成栅介质层，在所述栅介质层表 面形成填充满所述开口的栅电极层。
[0027] 与现有技术相比，本发明的技术方案具有以下优点：
[0028] 在基底和鳍部表面沉积第一伪栅极层之后，平坦化所述第一伪栅极层直至暴露出 鳍部的顶部，再于所述第一伪栅极层和鳍部表面形成第二伪栅极层，则所述第二伪栅极层 的厚度能够通过工艺精确控制，而且能够使位于基底上不同位置的第二伪栅极层的厚度均 匀。后续通过刻蚀所述第二伪栅极层和第一伪栅极层形成横跨鳍部的侧壁和顶部表面的伪 栅极，能够使形成于鳍部顶部表面的伪栅极的厚度尺寸精确，且不同鳍部顶部的伪栅极厚 度尺寸均一，提高了所形成的半导体器件的稳定性。
[0029] 进一步，所述鳍部的顶部表面还具有掩膜层，所述掩膜层在前序工艺中用于定义 鳍部的图形，并以掩膜层刻蚀形成鳍部，所述第一伪栅极层还沉积于所述掩膜层表面。所述 平坦化第一伪栅极层的工艺为：采用化学机械抛光工艺抛光所述第一伪栅极层直至暴露出 掩膜层，所述掩膜层用于作为抛光停止层，并保护鳍部顶部不受损伤。之后采用回刻蚀工艺 使第一伪栅极层的表面与鳍部表面齐平；所述回刻蚀工艺能够通过调整刻蚀速率和刻蚀时 间而精确控制刻蚀深度，从而能够使第一伪栅极层的表面与鳍部表面齐平。
[0030] 进一步的，所述回刻蚀工艺的刻蚀深度通过先进制程控制（APC，Advanced Process Control)装置进行控制；所述先进制程控制装置能够检测位于基底不同位置的第 一伪栅极层表面，得到抛光之后第一伪栅极层的表面高低状态；所测得的第一伪栅极层的 表面状态，结合回刻蚀工艺的参数，例如刻蚀速率和刻蚀时间，能够得到基底不同位置的第 一伪栅极层所需回刻蚀的深度；保证了回刻蚀之后的第一伪栅极层的表面均匀，继而使后 续形成于第一伪栅极层表面的第二伪栅极层表面均匀。
[0031] 进一步的，当所述第一伪栅极层与第二伪栅极层的材料不同时，当刻蚀第二伪栅 极层至暴露出第一伪栅极层之后，需要更换刻蚀气体以继续刻蚀第一伪栅极层直至暴露出 基底为止，而且刻蚀所述第一伪栅极层的气体不易损伤已完成刻蚀的第二伪栅极层，从而 保证了横跨鳍部的伪栅极的形貌良好，有利于所形成的器件性能稳定。

【专利附图】

【附图说明】
[0032] 图1是现有技术形成鳍式场效应管的立体结构示意图；
[0033] 图2至图4是现有技术形成鳍式场效应管的过程的剖面结构示意图；
[0034] 图5至图12是本发明的实施例的半导体结构的形成过程的剖面结构示意图。

【具体实施方式】
[0035] 如【背景技术】所述，现有技术的鳍部顶部表面的栅极结构的厚度尺寸不均一且尺寸 不精确。
[0036] 在一实施例中，在鳍部表面形成高K金属栅结构的形成过程如图2至图4所示。
[0037] 请参考图2,提供半导体衬底10、位于所述半导体衬底10上凸出的鳍部14、以及覆 盖所述半导体衬底10表面和鳍部14部分侧壁的介质层11，在介质层11表面和鳍部14的 侧壁和顶部表面沉积伪栅极层15,所述伪栅极层15填充满相邻鳍部14之间的开口（未示 出）。
[0038] 请参考图3,采用化学机械抛光工艺平坦化伪栅极层15。
[0039] 请参考图4,图4基于图3沿CC'方向的剖面，刻蚀部分伪栅极层15直至暴露出鳍 部14顶部和侧壁表面以及介质层11的表面为止，形成横跨所述鳍部14的侧壁和顶部表面 的伪栅极15a。
[0040] 在形成伪栅极15a之后，在所述伪栅极15a两侧的鳍部14内形成源区和漏区，并 在所述介质层11表面、鳍部14的侧壁和顶部表面、以及伪栅极15a表面沉积绝缘层；化学 机械抛光所述绝缘层直至暴露出伪栅极15a顶部表面为止；之后，去除所述伪栅极15a并在 原伪栅极15a的位置形成栅介质层、以及栅介质层表面的栅电极层。
[0041] 由于沉积绝缘层之后，需要采用化学机械抛光工艺平坦化所述绝缘层直至暴露出 伪栅极为止，使所述绝缘层能够完全复制所述伪栅极的形状，并方便后续去除所述伪栅极。 为了在抛光所述绝缘层后能够完全暴露所述伪栅极的顶部表面，需要使所述伪栅极的顶部 表面平坦，因此需要在沉积伪栅极层之后，先对伪栅极层平坦化，再刻蚀所述伪栅极层以形 成伪栅极。然而，采用化学机械抛光工艺平坦化所述伪栅极层时，难以控制抛光后鳍部顶部 剩余的伪栅极层的厚度尺寸；而且在抛光后，位于同一半导体衬底不同位置的伪栅极层存 在高度差异，导致同一半导体衬底不同位置的鳍部顶部表面所形成的伪栅极层的厚度尺寸 均一性较差。因此，以现有技术所形成的具有高K金属栅结构的鳍式场效应管特征尺寸均 一性不良且精确性较差。
[0042] 经过本发明的发明人进一步研究，对现有技术进行了改进，在基底和鳍部表面沉 积第一伪栅极层之后，平坦化所述第一伪栅极层直至暴露出鳍部的顶部表面，再于所述第 一伪栅极层和鳍部表面形成第二伪栅极层，则所述第二伪栅极层的厚度能够通过工艺精确 控制，而且能够使位于基底上不同位置的第二伪栅极层的厚度均匀。后续通过刻蚀所述第 二伪栅极层和第一伪栅极层形成横跨鳍部的侧壁和顶部表面的伪栅极，能够使形成于鳍部 顶部表面的伪栅极的厚度尺寸精确，且不同鳍部顶部的伪栅极厚度尺寸均一，提高了所形 成的半导体器件的稳定性。
[0043] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0044] 图5至图12是本发明的实施例的半导体结构的形成过程的剖面结构示意图。
[0045] 请参考图5,提供基底200,所述基底200表面具有鳍部201，所述鳍部201的顶部 表面具有掩膜层202。
[0046] 在本实施例中，所述基底200和鳍部201为所提供的半导体衬底的一部分，其中， 所述基底200提供了后续工艺的平台，所述鳍部201由刻蚀所述半导体衬底形成；所述半导 体衬底包括体衬底或绝缘体上半导体衬底；所述体衬底的材料包括娃、锗和娃锗；所述绝 缘体上半导体衬底包括衬底、位于衬底表面的绝缘层以及位于绝缘层表面的半导体层，所 述半导体层的材料包括硅或锗。
[0047] 当所述半导体衬底为体衬底时，所述鳍部201的形成工艺为：在所述体衬底表面 形成掩膜层202 ;以所述掩膜层202为掩膜刻蚀所述体衬底并形成开口，相邻开口之间的体 衬底形成鳍部201，位于鳍部201底部的剩余的体衬底形成基底200。本实施例中，所述鳍 部201由刻蚀体衬底形成，且位于鳍部201底部的剩余的体衬底形成基底200。
[0048] 需要说明的是，当所述半导体衬底为体衬底，且鳍部201由刻蚀体衬底形成时，在 刻蚀形成鳍部201之后，在所述基底200和鳍部201表面沉积第一介质薄膜；回刻蚀所述第 一介质薄膜直至暴露出鳍部201的顶部和部分侧壁表面，在所述开口的底部形成第一介质 层203,所述第一介质层203的表面低于鳍部201顶部表面且覆盖部分鳍部201的侧壁表 面。
[0049] 当所述半导体衬底为绝缘体上半导体衬底时，所述鳍部的形成工艺为：在半导体 层表面形成掩膜层202 ;以所述掩膜层202为掩膜刻蚀所述半导体层直至暴露出绝缘层表 面为止，形成位于绝缘层上的鳍部。其中，绝缘体上半导体衬底中的绝缘层作为隔离鳍部的 介质层，而绝缘体上半导体衬底中的衬底作为基底。
[0050] 在其他实施例中，所述鳍部还能够形成于所提供的半导体衬底表面，形成工艺为： 在半导体衬底表面形成具有开口的介质层，所述开口定义了鳍部的图形和位置，并暴露出 半导体衬底表面；在所述开口内采用外延沉积工艺形成鳍部，并回刻蚀所述介质层，使介质 层表面低于鳍部表面。
[0051] 此外，在形成鳍部201之后，进行热退火工艺，以消除鳍部201内的缺陷，使所形成 的鳍式场效应管的沟道区性能良好；所述热退火工艺的温度为900摄氏度?1100摄氏度， 退火气体为氢气或氦气。
[0052] 所述掩膜层202作为刻蚀所述半导体衬底以形成鳍部201时的掩膜，而且，所述掩 膜层202还能够在后续抛光和回刻蚀第一伪栅极层时，保护鳍部201的顶部免受损伤。所述 掩膜层202的材料为氮化硅、氧化硅或氮氧化硅；当所述掩膜层202的材料为氮化硅时，为 了增强氮化娃与半导体衬底表面的结合能力，还会在半导体衬底表面和掩膜层202之间形 成第二氧化硅层210,作为半导体衬底到掩膜层202之间的过渡，即所形成的鳍部201与掩 膜层202之间具有第二氧化硅层210 ;所述第二氧化硅层210的形成工艺为热氧化工艺或 沉积工艺，所述第二氧化硅层210的厚度为1纳米?5纳米。在本实施例中，所述鳍部201 的顶部表面形成有第二氧化硅层210,所述第二氧化硅层210层表面形成有以氮化硅为材 料的掩膜层202。
[0053] 需要说明的是，所述鳍部201的数量为单个或多个，本实施例中示出了 3个相邻设 置的鳍部201 ;为了使所形成的鳍部201尺寸小，且相邻鳍部201之间的尺寸小，所述掩膜 层202的形成工艺为多重图形化掩膜工艺，例如自对准双重图形化（Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化（Self-aligned Triple Patterned)工艺、或自 对准四重图形化（Self-aligned Double Double Patterned，SaDDP)工艺。
[0054] 在本实施例中，所述掩膜层202的形成工艺为双重图形化掩膜工艺，形成工艺为： 在半导体衬底表面形成牺牲薄膜；在所述牺牲薄膜的部分表面形成图形化层，所述图形化 层能够采用光刻工艺、纳米印刷工艺、或定向自组装工艺形成；本实施例中采用光刻工艺形 成所述图形化层，图形化层的材料为光刻胶；以所述图形化层为掩膜刻蚀所述牺牲薄膜直 至暴露出半导体衬底为止，形成牺牲层；在所述半导体衬底和牺牲层表面沉积掩膜薄膜； 回刻蚀所述掩膜薄膜直至暴露出半导体衬底为止，形成掩膜层，并去除牺牲层。
[0055] 此外，在形成鳍部201之后，采用热氧化工艺在鳍部201的侧壁表面形成第一氧化 硅层211，所述第一氧化硅层211的厚度为1纳米?5纳米，所述第一氧化硅层211能够在 后续刻蚀第一伪栅极层和第二伪栅极层以形成伪栅极时，保护鳍部201的侧壁表面免受损 伤。
[0056] 请参考图6,在所述第一介质层203、鳍部201和掩膜层202表面形成第一伪栅极 层204,所述第一伪栅极层204的表面均等于或高于所述掩膜层202的顶部表面。
[0057] 所述第一伪栅极层204和后续形成的第二伪栅极层共同用于形成伪栅极，所述伪 栅极为所需形成的高K金属栅结构占据空间；所述第一伪栅极层204的形成工艺为沉积工 艺，包括化学气相沉积工艺或物理气相沉积工艺，所述第一伪栅极层204的材料为掺杂多 晶硅、无掺杂多晶硅、无定形硅、硅锗或无定形碳；此外，在形成第一伪栅极层204之前，在 所述基底200表面和鳍部201的侧壁和顶部表面沉积第三氧化硅层（未示出），所述第三氧 化硅层能够进一步在后续工艺中，例如刻蚀形成伪栅极层时，保护鳍部201的侧壁表面免 受损伤。
[0058] 在后续工艺中，为了保证形成于鳍部201顶部的伪栅极厚度精确均一，需要对所 述第一伪栅极层204抛光至掩膜层202表面，并回刻蚀至鳍部201顶部表面，以便后续在所 述第一伪栅极层204和鳍部201表面沉积厚度均匀精确的第二伪栅极层，因此需要沉积形 成的第一伪栅极层204表面均高于鳍部201顶部、且等于或高于掩膜层202的顶部表面；而 所述鳍部201突出于第一介质层203表面，容易使所形成的第一伪栅极层204表面具有高 低差异，为了保证在抛光工艺之后的第一伪栅极层204表面不低于鳍部201的顶部表面，需 要保证所述第一伪栅极层204表面的最低处不低于掩膜层202的顶部。
[0059] 请参考图7,平坦化所述第一伪栅极层204直至暴露出掩膜层202的顶部表面为 止。
[0060] 所述平坦化工艺为化学机械抛光工艺，在所述化学机械抛光工艺中，所述掩膜层 202定义了所述抛光工艺的停止位置，而且由于所述掩膜层202的保护，所述鳍部201的顶 部不会在所述抛光工艺中受到损伤。
[0061] 然而，由于所述抛光工艺停止于掩膜层202,因此抛光之后的第一伪栅极层204表 面依旧高于鳍部201顶部；而且，所述化学机械抛光工艺对于位于基底200表面不同位置的 第一伪栅极层204的抛光均匀度不一，容易造成基底200表面不同位置的第一伪栅极层204 在经过抛光工艺之后其高度不一致；若以所述经过抛光的第一伪栅极层204刻蚀形成伪栅 极，会导致所形成的鳍式场效应管的特征尺寸不一致，所形成的器件稳定性变差。
[0062] 因此，在所述化学机械抛光工艺之后，需要采用回刻蚀工艺使第一伪栅极层204 的表面与鳍部201表面齐平，再于鳍部201和第一伪栅极层204表面形成厚度均匀的第二 伪栅极层，则能够使刻蚀形成的伪栅极尺寸均匀，伪栅极表面到鳍部201顶部的距离精确。
[0063] 请参考图8,在平坦化第一伪栅极层204之后，回刻蚀所述第一伪栅极层204直至 所述第一伪栅极层204的表面与鳍部201表面齐平。
[0064] 所述回刻蚀工艺为各向异性的干法刻蚀工艺，工艺参数为：偏压功率小于100W， 刻蚀气体包括CF 4、SF6或NF3 ;所述各向异性的干法刻蚀工艺通过控制刻蚀时间来控制刻蚀 深度，而且所述回刻蚀工艺的刻蚀深度还能够通过先进制程控制（APC，Advanced Process Control)装置进行精确控制。
[0065] 所述先进制程控制装置包括检测装置、运算装置和控制装置；其中，所述检测装置 用于检测整个基底200表面的经过抛光之后的第一伪栅极层204的表面状态；具体针对第 一伪栅极层204表面的高低差异进行检测，以确定位于整个基底200上的第一伪栅极层204 的高度分布状态；将所述整体的第一伪栅极层204的高度分布状态、以及所述各向异性干 法刻蚀工艺的各项参数输入运算装置，以获取针对整个第一伪栅极层204的不同位置所需 刻蚀的深度，以保证回刻蚀后的第一伪栅极层204的表面均能够与鳍部201的顶部表面齐 平；控制装置根据运算装置得到的第一伪栅极层204不同位置的刻蚀深度数据进行所述回 刻蚀工艺，刻蚀后的第一伪栅极层204的顶部表面均能够与鳍部201的顶部表面齐平。采用 所述先进制程控制装置控制所述回刻蚀工艺能够保证回刻蚀后的第一伪栅极层204的表 面均匀，使后续形成于第一伪栅极层表面的厚度均匀的第二伪栅极层表面同样保持均匀， 后续形成于基底200不同位置的鳍部顶部表面的伪栅极的厚度均一，确保了所形成的器件 性能稳定。
[0066] 需要说明的是，在本实施例中，所述鳍部201与掩膜层203之间还形成有第二氧化 硅层210,所述第二氧化硅层210的厚度为1纳米?5纳米；本实施例回刻蚀后的第一伪栅 极层204的表面与所述第二氧化硅层210的表面齐平，由于所述第二氧化硅层210的厚度 极薄，即可使第一伪栅极层204的表面与鳍部201的顶部表面齐平。所述第二氧化硅层210 还能够在后续刻蚀形成伪栅极时保护鳍部201的顶部表面以减少损伤。
[0067] 请参考图9,在所述回刻蚀工艺之后，去除所述掩膜层202 (如图8所示)并暴露出 鳍部201的顶部表面的第二氧化硅层210。
[0068] 所述去除掩膜层202的工艺为刻蚀工艺，包括干法刻蚀和湿法刻蚀；所述掩膜层 202的材料为氮化硅、氧化硅或氮氧化硅，当采用湿法刻蚀去除掩膜层202时，所述湿法刻 蚀的刻蚀液包括：磷酸(刻蚀氮化硅)和/或氢氟酸(刻蚀氧化硅)，当采用干法刻蚀去除掩膜 层202时，刻蚀气体包括CHF 3 (刻蚀氧化硅）和/或CF4 (刻蚀氮化硅)，所述干法刻蚀能够 为各向异性或各向同性；通过调整湿法刻蚀的刻蚀液体的比例、或干法刻蚀的刻蚀气体的 比例，控制刻蚀工艺的选择比，以去除氮化硅、氧化硅或氮氧化硅。
[0069] 本实施例中，所述鳍部的顶部形成有第二氧化硅层210,所述掩膜层202形成于 第二氧化硅层210表面，采用湿法刻蚀工艺去除所述掩膜层202并保留所述第二氧化硅层 210,所述湿法刻蚀工艺对第二氧化硅层210的损伤较小，且去除掩膜层202快速彻底，所述 第二氧化硅层210还能够在后续刻蚀形成伪栅极时保护鳍部201的顶部表面。
[0070] 而且，本实施例中回刻蚀第一伪栅极层204与所述第二氧化硅层210表面齐平，去 除所述掩膜层之后，所述第一伪栅极层204与鳍部201表面的第二氧化硅层210形成的整 体表面平整，后续在所述第一伪栅极层204和鳍部201上沉积厚度均匀的第二伪栅极层之 后，所述第二伪栅极层的表面平整，有利于使形成于鳍部201顶部表面的伪栅极厚度精确 均一。
[0071] 请参考图10和图11，图11是图10沿BB'方向的剖面结构示意图，在去除所述掩 膜层202 (如图8所示）之后，在所述第一伪栅极层204和鳍部201表面形成第二伪栅极层 205。
[0072] 所述第二伪栅极层205的材料为掺杂多晶硅、无掺杂多晶硅、无定形硅、硅锗或无 定形碳；所述第一伪栅极层204的材料与第二伪栅极层205的材料相同或不同；尤其是，当 所述第一伪栅极层204与第二伪栅极层205的材料不同时，更有利于使后续刻蚀形成的伪 栅极的形貌良好：具体的，当后续刻蚀第二伪栅极层205至暴露出第一伪栅极层204之后， 需要更换刻蚀气体，以继续刻蚀第一伪栅极层204直至暴露出第一介质层203为止，当所述 第一伪栅极层204与第二伪栅极层205的材料不同时，刻蚀所述第二伪栅极层205的气体 不易损伤已刻蚀的第二伪栅极层205,从而保证了位于鳍部201顶部表面的伪栅极的形貌， 有利于所形成的器件性能稳定。
[0073] 所述第二伪栅极层205的形成工艺为化学气相沉积工艺或物理气相沉积工艺， 较佳的是化学气相沉积工艺；形成所述第二伪栅极层205的化学气相沉积工艺参数包括： 温度为200-800摄氏度，气压为1托-100托，功率为300瓦?600瓦，气体包括HC1和 H2, HC1的流量为lsccm?lOOOsccm，H2的流量为0. lslm?50slm ;当第二伪栅极层的材 料为无掺杂多晶硅时，所述气体还包括硅源气体SiH4或SiH2Cl 2，所述硅源气体的流量为 lsccm?lOOOsccm ;当第二伪栅极层的材料为娃锗时，所述气体还包括娃源气体SiH4或 SiH2Cl2和锗源气体GeH4，所述硅源气体的流量为lsccm?lOOOsccm，所述锗源气体的流量 为Isccm-lOOOsccm。所述化学气相沉积工艺的沉积速率可控，因此能够通过控制沉积时间 而精确控制所形成的第二伪栅极层205的厚度。此外，能够在所述化学气相沉积工艺的过 程中，通过原位掺杂工艺在多晶硅材料内掺杂P型离子或N型离子。
[0074] 采用所述沉积工艺形成的第二伪栅极层205的厚度均匀，而位于整个基底200上 的经过回刻蚀的第一伪栅极层204与第二氧化硅层210的表面齐平均匀，因此所述第二伪 栅极层205的表面平整均匀，后续刻蚀所述第二伪栅极层205和第一伪栅极层204形成的 伪栅极后，位于鳍部201顶部表面的伪栅极厚度均匀精确。
[0075] 在图11的基础上，请参考图12,刻蚀部分第一伪栅极层204和第二伪栅极层205 直至暴露出鳍部204顶部和侧壁表面为止，形成横跨所述鳍部201的侧壁和顶部表面的伪 栅极(未示出）。
[0076] 所述伪栅极的形成工艺为：在第二伪栅极层205表面形成伪栅掩膜212,所述伪栅 掩膜212定义了伪栅极的图形；以所述伪栅掩膜212刻蚀第二伪栅极层205和第一伪栅极 层204 (如图10所示）直至暴露出鳍部201顶部和侧壁表面、以及第一介质层203为止，形 成横跨所述鳍部201的侧壁和顶部表面、以及第一介质层203表面的伪栅极。其中，所述伪 栅掩膜212的材料为氮化硅或氮氧化硅。
[0077] 第一伪栅极层204经过化学机械抛光工艺和回刻蚀工艺，其表面与第二氧化硅层 210齐平，且位于整体基底200上的第一伪栅极层204和第二氧化硅层210表面平坦；第二 伪栅极层205的厚度能够通过沉积工艺精确控制且均匀，位于整个基底200的第一伪栅极 层204和第二氧化硅层210表面的第二伪栅极层205表面也能够保持平坦；以第二伪栅极 层205和第一伪栅极层204刻蚀形成的伪栅极的顶部表面均匀，且高于鳍部201顶部的尺 寸精确易控。
[0078] 需要说明的是，在形成伪栅极之后，在所述伪栅极两侧的鳍部204内形成源区和 漏区(未示出）;在形成所述源区和漏区之后，在所述第一介质层203表面和鳍部201的侧壁 和顶部表面形成第二介质层（未示出），所述第二介质层的表面与伪栅极的顶部表面齐平； 在形成第二介质层之后，再去除所述伪栅极并在第二介质层内形成开口（未示出）；在所述 开口内形成栅介质层(未示出），在所述栅介质层表面形成填充满所述开口的栅电极层(未 示出）。
[0079] 本实施例中，在第一介质层203、鳍部201和掩膜层202表面形成第一伪栅极层 204,采用化学机械抛光工艺抛光所述第一伪栅极层204至暴露出掩膜层202,再回刻蚀第 一伪栅极层204至与鳍部201顶部表面齐平，之后去除掩膜层202并在鳍部201和第一伪 栅极层204表面沉积厚度均匀精确的第二伪栅极层205,所述第二伪栅极层205的表面均匀 平整，且高于鳍部201顶部的厚度精确均一，以第二伪栅极层205和第一伪栅极层204刻蚀 形成的伪栅极高于鳍部201的厚度尺寸精确均一，有利于使所形成的器件性能稳定。
[0080] 综上所述，在基底和鳍部表面沉积第一伪栅极层之后，平坦化所述第一伪栅极层 直至暴露出鳍部的顶部，再于所述第一伪栅极层和鳍部表面形成第二伪栅极层，则所述第 二伪栅极层的厚度能够通过工艺精确控制，而且能够使位于基底上不同位置的第二伪栅极 层的厚度均匀。后续通过刻蚀所述第二伪栅极层和第一伪栅极层形成横跨鳍部的侧壁和顶 部表面的伪栅极，能够使形成于鳍部顶部表面的伪栅极的厚度尺寸精确，且不同鳍部顶部 的伪栅极厚度尺寸均一，提高了所形成的半导体器件的稳定性。
[0081] 进一步，所述鳍部的顶部表面还具有掩膜层，所述掩膜层在前序工艺中用于定义 鳍部的图形，并以掩膜层刻蚀形成鳍部，所述第一伪栅极层还沉积于所述掩膜层表面。所述 平坦化第一伪栅极层的工艺为：采用化学机械抛光工艺抛光所述第一伪栅极层直至暴露出 掩膜层，所述掩膜层用于作为抛光停止层，并保护鳍部顶部不受损伤。之后采用回刻蚀工艺 使第一伪栅极层的表面与鳍部表面齐平；所述回刻蚀工艺能够通过调整刻蚀速率和刻蚀时 间而精确控制刻蚀深度，从而能够使第一伪栅极层的表面与鳍部表面齐平。
[0082] 进一步的，所述回刻蚀工艺的刻蚀深度通过先进制程控制装置进行控制；所述先 进制程控制装置能够检测位于基底不同位置的第一伪栅极层表面，得到抛光之后第一伪栅 极层的表面高低状态；所测得的第一伪栅极层的表面状态，结合回刻蚀工艺的参数，例如刻 蚀速率和刻蚀时间，能够得到基底不同位置的第一伪栅极层所需回刻蚀的深度；保证了回 刻蚀之后的第一伪栅极层的表面均匀，继而使后续形成于第一伪栅极层表面的第二伪栅极 层表面均匀。
[0083] 进一步的，所述第一伪栅极层与第二伪栅极层的材料不同时，当刻蚀第二伪栅极 层至暴露出第一伪栅极层之后，需要更换刻蚀气体以继续刻蚀第一伪栅极层直至暴露出基 底为止，而且刻蚀所述第一伪栅极层的气体不易损伤已完成刻蚀的第二伪栅极层，从而保 证了横跨鳍部的伪栅极的形貌良好，有利于所形成的器件性能稳定。
[0084] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种半导体结构的形成方法，其特征在于，包括： 提供基底，所述基底表面具有鳍部； 在所述基底和鳍部表面形成第一伪栅极层，所述第一伪栅极层的表面高于所述鳍部的 顶部表面； 平坦化所述第一伪栅极层直至暴露出鳍部的顶部表面为止； 在所述平坦化工艺之后，在所述第一伪栅极层和鳍部表面形成第二伪栅极层； 刻蚀部分第一伪栅极层和第二伪栅极层直至暴露出鳍部顶部和侧壁表面为止，形成横 跨所述鳍部的侧壁和顶部表面的伪栅极。
2. 如权利要求1所述半导体结构的形成方法，其特征在于，还包括：位于鳍部顶部表面 的掩膜层，所述第一伪栅极层还沉积于所述掩膜层表面，所述第一伪栅极层表面等于或高 于所述掩膜层表面。
3. 如权利要求2所述半导体结构的形成方法，其特征在于，平坦化所述第一伪栅极层 的工艺为：采用化学机械抛光工艺平坦化所述第一伪栅极层直至暴露出掩膜层的顶部表面 为止；在平坦化第一伪栅极层之后，回刻蚀所述第一伪栅极层直至所述第一伪栅极层的表 面与鳍部表面齐平；在所述回刻蚀工艺之后，去除所述掩膜层。
4. 如权利要求3所述半导体结构的形成方法，其特征在于，所述回刻蚀工艺为各向异 性的干法刻蚀工艺，工艺参数为：偏压功率小于100W，刻蚀气体包括CF 4、SF6或NF3。
5. 如权利要求3所述半导体结构的形成方法，其特征在于，所述回刻蚀工艺的刻蚀深 度通过先进制程控制装置进行控制。
6. 如权利要求2所述半导体结构的形成方法，其特征在于，所述鳍部的形成工艺为：提 供半导体衬底，所述半导体衬底为体衬底；在所述体衬底表面形成掩膜层；以所述掩膜层 为掩膜刻蚀所述体衬底并形成开口，相邻开口之间的体衬底形成鳍部；在所述开口的底部 形成第一介质层，所述第一介质层覆盖部分鳍部的侧壁表面。
7. 如权利要求6所述半导体结构的形成方法，其特征在于，所述体衬底的材料为硅、锗 或娃锗。
8. 如权利要求2所述半导体结构的形成方法，其特征在于，所述鳍部的形成工艺为：提 供半导体衬底，所述半导体衬底为绝缘体上半导体衬底，所述绝缘体上半导体衬底包括绝 缘层、以及位于绝缘层表面的半导体层，所述半导体层的材料为硅或锗；在所述半导体层表 面形成掩膜层；以所述掩膜层为掩膜刻蚀所述半导体层直至暴露出绝缘层表面为止，形成 位于绝缘层上的鳍部。
9. 如权利要求6或8所述半导体结构的形成方法，其特征在于，还包括：在形成鳍部 之后，采用热氧化工艺在鳍部的侧壁表面形成第一氧化硅层，所述第一氧化硅层的厚度为1 纳米?5纳米。
10. 如权利要求6或8所述半导体结构的形成方法，其特征在于，所述掩膜层的形成工 艺为多重图形化掩膜工艺。
11. 如权利要求10所述半导体结构的形成方法，其特征在于，当所述掩膜层的形成工 艺为双重图形化掩膜工艺时，所述掩膜层的形成工艺为：在半导体衬底表面形成牺牲薄膜； 在所述牺牲薄膜的部分表面形成图形化层；以所述图形化层为掩膜刻蚀所述牺牲薄膜直至 暴露出半导体衬底为止，形成牺牲层；在所述半导体衬底和牺牲层表面沉积掩膜薄膜；回 刻蚀所述掩膜薄膜直至暴露出半导体衬底为止，形成掩膜层，并去除所述牺牲层。
12. 如权利要求6或8所述半导体结构的形成方法，其特征在于，在形成鳍部之后，进行 热退火工艺，所述热退火工艺的温度为900摄氏度?1100摄氏度。
13. 如权利要求2所述半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化 硅、氧化硅或氮氧化硅。
14. 如权利要求13所述半导体结构的形成方法，其特征在于，当所述掩膜层的材料为 氮化硅时，还包括：在鳍部的顶部和掩膜层之间形成第二氧化硅层。
15. 如权利要求1所述半导体结构的形成方法，其特征在于，所述第一伪栅极层的材料 与第二伪栅极层的材料相同或不同。
16. 如权利要求15所述半导体结构的形成方法，其特征在于，所述第一伪栅极层或第 二伪栅极层的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述第一伪栅极层或第 二伪栅极层的材料为掺杂多晶娃、无掺杂多晶娃、无定形娃、娃锗或无定形碳。
17. 如权利要求16所述半导体结构的形成方法，其特征在于，形成所述第二伪栅极层 的化学气相沉积工艺参数为：温度为200-800摄氏度，气压为1托-100托，功率为300瓦? 600瓦，气体包括HC1和H 2，HC1的流量为lsccm?1000sccm，H2的流量为0· lslm?50slm ; 当第二伪栅极层的材料为无掺杂多晶硅时，所述气体还包括硅源气体SiH4或SiH2Cl 2，所述 娃源气体的流量为lsccm?lOOOsccm ;当第二伪栅极层的材料为娃锗时，所述气体还包括 硅源气体SiH4或SiH2Cl 2和锗源气体GeH4，所述硅源气体的流量为lsccm?lOOOsccm，所述 锗源气体的流量为Isccm-lOOOsccm。
18. 如权利要求1所述半导体结构的形成方法，其特征在于，所述伪栅极的形成工艺 为：在第二伪栅极层表面形成伪栅掩膜，所述伪栅掩膜定义了伪栅极的图形，所述伪栅掩膜 的材料为氮化硅或氮氧化硅；以所述伪栅掩膜刻蚀第二伪栅极层和第一伪栅极层直至暴露 出鳍部顶部和侧壁表面为止。
19. 如权利要求1所述半导体结构的形成方法，其特征在于，在形成第一伪栅极层之 前，在所述基底表面和鳍部的侧壁和顶部表面沉积第三氧化硅层。
20. 如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在形成伪栅极之 后，在所述伪栅极两侧的鳍部内形成源区和漏区；在形成所述源区和漏区之后，在所述基底 表面和鳍部的侧壁和顶部表面形成第二介质层，所述第二介质层的表面与伪栅极的顶部表 面齐平；在形成第二介质层之后，在所述去除所述伪栅极并在第二介质层内形成开口；在 所述开口内形成栅介质层，在所述栅介质层表面形成填充满所述开口的栅电极层。
【文档编号】H01L21/28GK104124168SQ201310156943
【公开日】2014年10月29日 申请日期:2013年4月28日 优先权日:2013年4月28日
【发明者】洪中山 申请人:中芯国际集成电路制造(上海)有限公司