记忆元件及其制造方法

记忆元件及其制造方法
【专利摘要】本发明是有关于一种记忆元件及其制造方法。该记忆元件包括基底、多个绝缘结构、多条位线、多个介电层、多对电荷储存结构以及多条字线。所述基底中具有多个沟渠，各沟渠沿第一方向排列。所述绝缘结构位于所述沟渠中。所述位线位于所述绝缘结构下方的所述基底中。各介电层位于相邻的两个绝缘结构之间的所述基底上。各电荷储存结构位于相邻的所述绝缘结构与所述介电层之间的所述基底上。各字线沿第二方向排列,覆盖所述绝缘结构、所述电荷储存结构、所述介电层以及部分所述基底。本发明的记忆元件可以提供定位的电荷储存区域，以使电荷可以完全定位化储存,减少第二位元效应，并减少编成干扰的行为。本发明还提供了一种制造上述记忆元件的方法。
【专利说明】记忆元件及其制造方法

【技术领域】
[0001] 本发明涉及一种记忆元件及其制造方法。

【背景技术】
[0002] 非挥发性记忆体允许多次的数据编成、读取及擦除操作，甚至在记忆体的电源中 断后还能保存储存于其中的数据。由于这些优点，非挥发性记忆体已成为个人电脑与电子 设备中广泛使用的记忆体。
[0003] 熟知的应用电荷储存结构（charge storage structure)的可电编成及擦除 (electrically programmable and erasable)非挥发性记忆体技术，如电子可擦除可编成 只读记忆体（EEPR0M)及快闪记忆体（flash记忆体）已使用于各种现代化应用。一般的快 闪记忆体记忆胞将电荷储存于浮置栅。另一种快闪记忆体使用非导体材料所组成的电荷捕 捉结构（charge-trapping structure),例如氮化娃，以取代浮置栅的导体材料。当电荷捕 捉记忆胞被编成时，电荷被捕捉且不会移动穿过非导体的电荷捕捉结构。在不持续供应电 源时，电荷会一直保持在电荷捕捉层中，维持其数据状态，直到记忆胞被擦除。电荷捕捉记 忆胞可以被操做成为二端记忆胞（two-sided cell)。也就是说，由于电荷不会移动穿过非 导体电荷捕捉层，因此电荷可位于不同的电荷捕捉处。换言之，电荷捕捉结构型的快闪记忆 体元件中，在每一个记忆胞中可以储存一个位元以上的信息。
[0004] 操作裕度（memory operation window)。换言之，记忆体操作裕度借由编成位准 (level)与擦除位准之间的差异来定义。由于记忆胞操作需要各种状态之间的良好位准分 离，因此需要大的记忆体操作裕度。然而，二位元记忆胞的效能通常随着所谓"第二位元效 应"而降低。在第二位元效应下，在电荷捕捉结构中定域化的电荷彼此互相影响。例如，在 反向读取期间，施加读取偏压至漏极端且检测到储存在靠近源极区的电荷（即第一位元）。 然而，之后靠近漏极区的位元（即第二位元）产生读取靠近源极区的第一位元的电位障。此 能障可借由施加适当的偏压来克服，使用漏极感应能障降低（DIBL)效应来抑制靠近漏极 区的第二位元的效应，且允许检测第一位元的储存状态。然而，当靠近漏极区的第二位元 被编成至高启始电压状态且靠近源极区的第一位元在未编成状态时，第二位元实质上提 高了能障。因此，随着关于第二位元的启始电压增加，第一位元的读取偏压已不足够克服 第二位元产生的电位障。因此，由于第二位元的启始电压增加，第一位元的启始电压提高， 因而降低了记忆体操作裕度。第二位元效应减少了 2位元记忆体的操作裕度。
[0005] 此外，记忆胞的编成可利用通道热电子注入，而在通道区产生热电子。当漏极侧 的记忆胞编成时，由于被编成的记忆胞的热电子漂移，也会导致相邻源极侧的记忆胞同时 被编成的干扰问题。
[0006] 由此可见，上述现有的记忆元件及其制造方法在产品结构、制造方法与使用上，显 然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不 费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方 法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此 如何能创设一种新的记忆元件及其制造方法，以抑制第二位元效应以及避免编成干扰，实 属当前重要研发课题之一，亦成为当前业界极需改进的目标。


【发明内容】

[0007] 本发明的目的在于，克服现有的记忆元件存在的缺陷，而提供一种新的记忆元件， 所要解决的技术问题是使其可以提供定位的电荷储存区域，以使电荷可以完全定位化储 存，减少第二位元效应，减少编成干扰的行为，非常适于实用。
[0008] 本发明的另一目的在于，克服现有的记忆元件的制造方法存在的缺陷，而提供一 种新的记忆元件的制造方法，所要解决的技术问题是使其可以通过简单的工艺使得所制造 的记忆元件可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，得到较佳的第 二位元，减少编成干扰的行为，从而更加适于实用。
[0009] 本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出 的一种记忆元件，包括基底、多个第一绝缘结构、多条位线、多个介电层、多对电荷储存结 构以及多条字线。所述基底中具有多个沟渠，各沟渠沿第一方向排列。所述第一绝缘结构 位于所述沟渠中。所述位线位于所述第一绝缘结构下方的所述基底中。各介电层位于相邻 的两个第一绝缘结构之间的所述基底上。各电荷储存结构位于相邻的所述第一绝缘结构与 所述介电层之间的所述基底上。各字线沿第二方向排列，覆盖所述第一绝缘结构、所述电荷 储存结构、所述介电层以及部分所述基底。
[0010] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0011] 前述的记忆元件，其中每一字线是由单一的导体层所组成，且所述单一的导体层 填入于相邻两对电荷储存结构之间的第一间隙以及各对电荷储存结构之间的第二间隙。
[0012] 前述的记忆元件，还包括多个第二绝缘结构，且其中每一第二绝缘结构，位于相对 应的所述第一绝缘结构上，填入于相邻两对电荷储存结构之间的第一间隙。每一字线包括 一图案化的第一导体层与一图案化的第二导体层。其中，每一图案化的第一导体层，位于相 邻的两个第二绝缘结构之间，填入于各对电荷储存结构之间的第二间隙，且覆盖所述电荷 储存结构以及所述介电层；以及所述图案化的第二导体层，覆盖于所述图案化的第一导体 层与所述第二绝缘结构。
[0013] 本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的 一种记忆元件，包括：一基底、多个第一绝缘结构、多条位线、多个介电层、多对电荷储存结 构以及多条字线。所述基底中具有多个沟渠，各沟渠沿第一方向排列。上述第一绝缘结构 位于所述沟渠中。上述位线位于所述第一绝缘结构下方的所述基底中。各介电层位于相邻 的两个第一绝缘结构之间的所述基底上。各电荷储存结构位于相邻的所述第一绝缘结构与 所述介电层之间的所述基底上。各字线沿第二方向排列，所述字线是由单一的导体层所组 成，且所述导体层填入于相邻两对电荷储存结构之间的第一间隙以及各对电荷储存结构之 间的第二间隙，并且与所述第一绝缘结构、所述电荷储存结构、所述介电层以及部分所述 基底接触。
[0014] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0015] 前述的记忆元件，其中所述电荷储存结构包括一介电电荷储存层。
[0016] 本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提 出的一种记忆元件的制造方法，包括：在基底中形成多个沟渠，各所述沟渠沿第一方向排 列。形成多个第一绝缘结构，于所述沟渠中。形成多条位线，各位线位于所述第一绝缘结构 下方的所述基底中。形成多个介电层，各介电层位于相邻的两个第一绝缘结构之间的所述 基底上。形成多对电荷储存结构，各电荷储存结构位于相邻的所述第一绝缘结构与所述介 电层之间的所述基底上。形成多条字线，各所述字线沿一第二方向排列，覆盖所述第一绝缘 结构、所述电荷储存结构、所述介电层以及部分所述基底。
[0017] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0018] 前述的记忆元件的制造方法，其中形成所述字线的步骤包括：形成单一的导体层； 以及图案化所述单一的导体层以形成所述字线，所述字线填入于相邻两对电荷储存结构之 间的第一间隙以及各对电荷储存结构之间的第二间隙，并且与所述第一绝缘结构、所述电 荷储存结构、所述介电层以及部分所述基底接触。
[0019] 前述的记忆元件的制造方法，其中所述电荷储存结构、所述介电层、所述位线以 及所述字线的形成方法包括：在所述基底上形成电荷储存堆叠层。图案化所述电荷储存堆 叠层，以形成多个图案化的所述电荷储存堆叠层，所述图案化的所述电荷储存堆叠层之间 具有所述第二间隙。在所述第二间隙中形成所述介电层。形成一掩膜层，覆盖所述图案化 的所述电荷储存堆叠层、所述介电层以及所述基底，并且填入于所述第二间隙中。图案化所 述掩膜层与所述图案化的所述电荷储存堆叠层，以形成多个图案化的掩膜层与所述电荷储 存结构，并形成所述第一间隙，裸露出所述第一绝缘结构。以所述图案化的掩膜层为掩膜， 进行离子植入工艺，于所述第一绝缘结构下方的所述基底中形成所述位线。移除所述图案 化的掩膜层，裸露出所述第二间隙与所述第一间隙。形成所述字线。
[0020] 前述的记忆元件的制造方法，其中形成所述字线的步骤包括：形成多个图案化的 第一导体层，所述图案化的第一导体层位于各对电荷储存结构之间的第二间隙，且覆盖所 述电荷储存结构，裸露出所述第一绝缘结构。形成多个第二绝缘结构，所述第二绝缘结构 填入于相邻两对电荷储存结构之间的第一间隙，且覆盖所述第一绝缘结构。形成多个图案 化的第二导体层，所述图案化的第二导体层覆盖于所述图案化的第一导体层与所述第二 绝缘结构。
[0021] 前述的记忆元件的制造方法，其中所述电荷储存结构、所述介电层、所述位线、所 述图案化的第一导体层以及所述第二绝缘结构的形成方法包括：在所述基底上形成一电荷 储存堆叠层。图案化所述电荷储存堆叠层，以形成多个图案化的所述电荷储存堆叠层，所述 图案化的所述电荷储存堆叠层之间具有所述第二间隙。在所述第二间隙中形成所述介电 层。形成第一导体层，覆盖所述图案化的所述电荷储存堆叠层、所述介电层以及所述基底， 并且填入于所述第二间隙中。图案化所述第一导体层与所述图案化的电荷储存堆叠层，以 形成所述图案化的第一导体层与所述电荷储存结构，并形成所述第一间隙，裸露出所述第 一绝缘结构。以所述图案化的第一导体层为掩膜，进行离子植入工艺，于所述第一绝缘结构 下方的所述基底中形成所述位线。在所述第一间隙中形成所述第二绝缘结构。
[0022] 本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明 记忆元件及其制造方法至少具有下列优点及有益效果：
[0023] 本发明的记忆元件可以提供定位的电荷储存区域，以使电荷可以完全定位化储 存，减少第二位元效应，并减少编成干扰的行为。
[0024] 本发明的记忆元件的制造方法，可以通过简单的工艺使得所制造的记忆元件可以 提供定位的电荷储存区域，以使电荷可以完全定位化储存，得到较佳的第二位元，减少编成 干扰的行为。
[0025] 综上所述，本发明是有关于一种记忆元件及其制造方法。该记忆元件包括基底、多 个绝缘结构、多条位线、多个介电层、多对电荷储存结构以及多条字线。所述基底中具有多 个沟渠，各沟渠沿第一方向排列。所述绝缘结构位于所述沟渠中。所述位线位于所述绝缘 结构下方的所述基底中。各介电层位于相邻的两个绝缘结构之间的所述基底上。各电荷储 存结构位于相邻的所述绝缘结构与所述介电层之间的所述基底上。各字线沿第二方向排 列，覆盖所述绝缘结构、所述电荷储存结构、所述介电层以及部分所述基底。本发明在技术 上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
[0026] 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够 更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

【专利附图】

【附图说明】
[0027] 图1A是绘示本发明第一实施例的一种记忆元件的俯视图。
[0028] 图1B是绘示图1A沿I-Ι切线的剖面图。
[0029] 图1C是绘示图1A沿II-II切线的剖面图。
[0030] 图2A至图2E是绘示本发明第一实施例的一种记忆元件的制造方法的剖面图。
[0031] 图3A是绘示本发明第二实施例的一种记忆元件的俯视图。
[0032] 图3B是绘示图3A沿IV-IV切线的剖面图。
[0033] 图3C是绘示图3A沿V-V切线的剖面图。
[0034] 图4A至图4D是绘示本发明第二实施例的一种记忆元件的制造方法的剖面图。
[0035] 图5是绘示现有习知技术以及本发明第二实施例的记忆元件的启始电压分布曲 线图。
[0036] 10 :基底 12 :沟渠
[0037] 14 :垫氧化层 16 :掩膜层
[0038] 18、40 :绝缘结构 20 :阱区
[0039] 22、26 :氧化硅层 24 :氮化硅层
[0040] 28:电荷储存堆叠层 29 :图案化的电荷储存堆叠层
[0041] 30:电荷储存结构 32、38:间隙
[0042] 34:介电层 36 :导体层
[0043] 36a、42 :图案化的导体层 44、54 :字线
[0044] 50 :位线 100、200:曲线
[0045] 1-1、II-II、IV-IV、V_V :剖面线

【具体实施方式】
[0046] 为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结 合附图及较佳实施例，对依据本发明提出的记忆元件及其制造方法其【具体实施方式】、结构、 方法、步骤、特征及其功效，详细说明如后。
[0047] 有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实 施例的详细说明中将可清楚呈现。通过【具体实施方式】的说明，应当可对本发明为达成预定 目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考 与说明之用，并非用来对本发明加以限制。
[0048] 图1A是绘示本发明第一实施例的一种记忆元件的俯视图。图1B是绘示图1A沿 I-Ι切线的剖面图。图1C是绘示图1A沿II-II切线的剖面图。
[0049] 请参阅图1A、图1B与图1C所示，本发明第一实施例的一种记忆元件包括基底10、 多条位线50、多条字线44、多对电荷储存结构30、多个介电层34、多个绝缘结构18以及多 个绝缘结构40。每一记忆胞包括一条字线44、两条位线50、两个电荷储存结构30、介电层 34。两个电荷储存结构30以介电层34以及字线44物理性分隔开。
[0050] 基底10中具有阱区20。阱区20中具有多个沟渠12,沿第一方向延伸，以平行或 是实质上平行的方式排列。绝缘结构18位于沟渠12中。位线50位于绝缘结构18下方的 阱区20中。各介电层34位于相邻的两个绝缘结构18之间的阱区20上。各电荷储存结构 30位于相邻的绝缘结构18与介电层34之间的基底10上。绝缘结构40位于相对应的绝缘 结构18上，填入于相邻两对电荷储存结构30之间的间隙38。多条字线44,沿第二方向延 伸，以平行或实质上平行的方式排列，覆盖绝缘结构18、电荷储存结构30、介电层34以及 部分的阱区20。每一字线44包括图案化的导体层36a与图案化的导体层42。每一图案化 的导体层36a位于相邻的两个绝缘结构40之间，填入于各对电荷储存结构30之间的间隙 32,且覆盖电荷储存结构30、介电层34以及阱区20,其剖面例如是呈T型。每一图案化的 导体层42在第二方向延伸，覆盖图案化的导体层36a以及绝缘结构40。第二延伸方向与第 一延伸方向可以是相互垂直，或是实质上相互垂直。
[0051] 图2A至图2E是绘示本发明第一实施例的一种记忆元件的制造方法的剖面图。
[0052] 请参阅图2A所示，在基底10中形成多个沟渠12,这些沟渠12沿第一方向延伸且 以平行或实质上平行的方式排列。基底10可以是半导体基底，例如是硅基底，或是半导体 化合物基底，例如是砷化镓基底。沟渠12的形成方法可以在基底10上形成图案化的垫氧 化层14与掩膜层16,然后通过蚀刻基底10的工艺来形成。沟渠12的深度例如是300至 1500 埃。
[0053] 垫氧化层14可以利用热氧化法或是化学气相沉积法来形成。掩膜层16的材质可 以是氮化硅，其形成方法例如是化学气相沉积法。
[0054] 在沟渠12之中形成绝缘结构18。绝缘结构18的形成方法例如是在基底10上形 成绝缘层，绝缘层覆盖掩膜层16并填入沟渠12中，然后，进行化学机械研磨工艺或是蚀刻 工艺，移除沟渠12以外的绝缘层。绝缘层的材料例如是氧化硅或是其他介电材料，其形成 的方法例如是化学气相沉积法。
[0055] 请参阅图2B所示，之后，移除掩膜层16与垫氧化层14。然后，在基底10中形成阱 区20。阱区20可以通过离子植入的方式来形成。阱区20中具有第一导电型的掺质，例如 是P型掺质，例如是硼或是二氟化硼离子。
[0056] 之后，在基底10上形成电荷储存堆叠层28。电荷储存堆叠层28包括介电电荷储 存层，例如是氮化硅。在一实施例中，电荷储存结构30包括氧化硅层22、氮化硅层24以及 氧化硅层26。氧化硅层22以及氧化硅层26的形成方法例如是热氧化法、化学气相沉积法 或现场蒸气产生法（in-situ steam generation)。氮化娃层24可以利用炉管氮化法、化学 气相沉积法。氧化硅层22、氮化硅层24以及氧化硅层26的厚度可以分别例如是25至45 埃、45至65埃以及80至120埃。
[0057] 请参阅图2C所示，将电荷储存堆叠层28进行图案化，以形成图案化的电荷储存堆 叠层29。图案化的电荷储存堆叠层29位于绝缘结构18上方且延伸到绝缘结构18两侧的 阱区20上。相邻的两个图案化的电荷储存堆叠层29之间具有间隙32。
[0058] 接着，在相邻的两个图案化的电荷储存堆叠层29之间的间隙32中形成介电层 34。介电层34的材质例如是氧化硅，形成的方法例如是热氧化法。介电层34的厚度例如 是25至70埃。
[0059] 之后，在基底10上形成导体层36。导体层36覆盖图案化的电荷储存堆叠层29， 并填入间隙32,覆盖介电层34。导体层36的材质例如是掺杂多晶硅，其形成的方法例如是 化学气相沉积法或溅镀法。导体层36的材质例如是掺杂多晶硅，形成的方法例如是化学气 相沉积法。导体层36的厚度例如是300至500埃。
[0060] 其后，请参阅图2D所示，将导体层36以及图案化的电荷储存堆叠层29图案化， 以形成图案化的导体层36a以及电荷储存结构30以及间隙38。在相邻的两个绝缘结构18 之间的基底10上有一对电荷储存结构30,每一对电荷储存结构30之间有间隙32,介电层 34填在此间隙32中；而图案化的导体层36a覆盖电荷储存结构30,且填入于间隙32之 中，覆盖介电层34。间隙38位于相邻两对电荷储存结构30之间，裸露出绝缘结构18。
[0061] 之后，在绝缘结构18下方的阱区20中形成位线50(或称为源极与漏极区）。位 线50的形成方法例如是以图案化的导体层36a为掩膜，进行离子植入工艺，将具有第二导 电型的掺质植入于阱区20之中。第二导电型的掺质为N型掺质，例如是磷或是砷。
[0062] 其后，请参阅图2E所示，在间隙38之中形成绝缘结构40。绝缘层40的材料例如 是氧化硅或是其他介电材料。绝缘结构40的形成方法例如是在基底10上形成绝缘层（未 绘示）。绝缘层覆盖图案化的导体层36a并填入于间隙38中。然后，进行化学机械研磨工 艺或是蚀刻工艺，移除间隙38以外的绝缘层。
[0063] 之后，在基底10上形成图案化的导体层42。图案化的导体层42沿第二方向延伸， 以平行或实质上平行的方式排列，覆盖绝缘结构40以及电荷储存结构30。图案化的导体层 42的形成方法例如是形成导体材料层，然后经由微影蚀刻方式图案化。做为图案化的导体 层42的导体材料层的材料例如是掺杂多晶硅，其形成的方法例如是化学气相沉积法或溅 镀法，厚度例如是200至700埃。在形成导体材料层之前，可以先进行蚀刻工艺，以移除图 案化的导体层36a表面上形成的原生氧化层。图案化的导体层42与图案化的导体层36a 做为字线44。
[0064] 图3A是绘示本发明第二实施例的一种记忆元件的俯视图。图3B是绘示图3A沿 IV-IV切线的剖面图。图3C是绘示图3A沿V-V切线的剖面图。
[0065] 请参阅图3A、图3B与图3C所示，本发明第二实施例的一种记忆元件包括基底10、 多条位线50、多条字线54、多对电荷储存结构30、多个介电层34以及多个绝缘结构18。每 一记忆胞包括一条字线54、两条位线50、两个电荷储存结构30、介电层34。两个电荷储存 结构30以介电层34以及字线54物理性分隔开。
[0066] 基底10中具有阱区20。阱区20中具有多个沟渠12,沿第一方向延伸，以平行或 是实质上平行的方式排列。绝缘结构18位于沟渠12中。位线50位于绝缘结构18下方的 阱区20中。各介电层34位于相邻的两个绝缘结构18之间的阱区20上。各电荷储存结构 30位于相邻的绝缘结构18与介电层34之间的基底10上。多条字线54,沿第二方向延伸， 以平行或实质上平行的方式排列。各字线54由单一的图案化导体层所构成，其填入于相邻 两对电荷储存结构30之间的间隙38,覆盖绝缘结构18,且填入于各对电荷储存结构30之 间的间隙32,且覆盖介电层34、电荷储存结构30以及阱区20。换言之，由单一的图案化导 体层所构成字线54在第二方向延伸，其形状例如是呈梳状。
[0067] 图4A至图4D是绘示本发明第二实施例的一种记忆元件的制造方法的剖面图。
[0068] 请参阅图4A所示，依照上述第一实施例的方法在基底10中形成沿第一方向延伸， 且以平行或实质上平行的方式排列的多个沟渠12,并在沟渠12中形成绝缘结构18。然后， 在基底10中形成阱区20。之后，在基底10上形成图案化的电荷储存堆叠层29。接着，在 相邻的两个图案化的电荷储存堆叠层29之间的间隙32中形成介电层34。
[0069] 之后，在基底10上形成硬掩膜层46。硬掩膜层46覆盖图案化的电荷储存堆叠层 29,并填入间隙32,覆盖介电层34。硬掩膜层46的材质例如是氮化硅，其形成的方法例如 是化学气相沉积法或炉管氮化法。硬掩膜层46的厚度例如是500至1000埃。
[0070] 其后，请参阅图4B所示，将硬掩膜层46以及图案化的电荷储存堆叠层29图案化， 以形成图案化的硬掩膜层46a以及电荷储存结构30以及间隙38。在相邻的两个绝缘结构 18之间的基底10上有一对电荷储存结构30,每一对电荷储存结构30之间有间隙32,介电 层34填在此间隙32中；而图案化的硬掩膜层46a覆盖电荷储存结构30,且填入于间隙32 之中，覆盖介电层34。间隙38位于相邻两对电荷储存结构30之间，裸露出绝缘结构18。
[0071] 之后，在绝缘结构18下方的阱区20中形成位线50。位线50的形成方法例如是以 图案化的硬掩膜层46a为掩膜，进行离子植入工艺，将具有第二导电型的掺质植入于阱区 20之中。第二导电型的掺质为N型掺质，例如是磷或是砷。
[0072] 其后，请参阅图4C所示，将图案化的硬掩膜层46a移除，裸露出电荷储存结构30、 介电层34以及绝缘结构18。
[0073] 之后，请参阅图4D所示，在基底10上形成图案化的导体层，以做为字线54。字线 54沿第二方向延伸，以平行或实质上平行的方式排列。更具体地说，各字线54由单一的图 案化导体层所构成，其填入于相邻两对电荷储存结构30之间的间隙38,覆盖绝缘结构18， 且填入于各对电荷储存结构30之间的间隙32,且覆盖介电层34、电荷储存结构30以及阱 区20 (图3C)。换言之，由单一的图案化导体层所构成字线54在第二方向延伸，且有部分向 基底10表面（向下）延伸，其形状例如是呈梳状。字线54的形成方法例如是形成导体材 料层，然后经由微影蚀刻方式图案化。做为图案化的导体层54的导体材料层的材料例如是 掺杂多晶硅，其形成的方法例如是化学气相沉积法或溅镀法，厚度例如是300至700埃。 [0074] 本发明第二实施例的字线由单一导体层所构成，可以避免使用两层导体层在导体 层之间形成原生氧化层的问题，因此，可以不需要额外进行移除原生氧化层的步骤，简化工 艺步骤，提升元件的可靠度。
[0075] 请参阅图1C以及图3C所示，本发明上述实施例中，每一记忆胞包括一条字线 44/54、两条位线50、两个电荷储存结构30、介电层34。两个电荷储存结构30以介电层34
[0076] 以及字线44/54物理性分隔开。依据以下公式，本发明实施例可以使得启始电压的分布的 宽度变窄，避免第二位元效应。

【权利要求】
1. 一种记忆元件，其特征在于其包括： 一基底，所述基底中具有多个沟渠，各沟渠沿一第一方向排列； 多个第一绝缘结构，位于所述沟渠中； 多条位线，位于所述第一绝缘结构下方的所述基底中； 多个介电层，各介电层位于相邻的两个第一绝缘结构之间的所述基底上； 多对电荷储存结构，各电荷储存结构位于相邻的所述第一绝缘结构与所述介电层之间 的所述基底上；以及 多条字线，各字线沿一第二方向排列，覆盖所述第一绝缘结构、所述电荷储存结构、所 述介电层以及部分所述基底。
2. 根据权利要求1所述的记忆元件，其特征在于其中每一字线是由单一的导体层所组 成，且所述单一的导体层填入于相邻两对电荷储存结构之间的第一间隙以及各对电荷储存 结构之间的第二间隙。
3. 根据权利要求1所述的记忆元件，其特征在于其还包括多个第二绝缘结构，且其中 每一第二绝缘结构，位于相对应的所述第一绝缘结构上，填入于相邻两对电荷储存结 构之间的第一间隙； 每一字线包括一图案化的第一导体层与一图案化的第二导体层，其中： 每一图案化的第一导体层，位于相邻的两个第二绝缘结构之间，填入于各对电荷储存 结构之间的第二间隙，且覆盖所述电荷储存结构以及所述介电层；以及 所述图案化的第二导体层，覆盖于所述图案化的第一导体层与所述第二绝缘结构。
4. 一种记忆元件，其特征在于其包括： 一基底，所述基底中具有多个沟渠，各沟渠沿一第一方向排列； 多个第一绝缘结构，位于所述沟渠中； 多条位线，位于所述第一绝缘结构下方的所述基底中； 多个介电层，各介电层位于相邻的两个第一绝缘结构之间的所述基底上； 多对电荷储存结构，各电荷储存结构位于相邻的所述第一绝缘结构与所述介电层之间 的所述基底上；以及 多条字线，各字线沿一第二方向排列，所述字线是由单一的导体层所组成，且所述导体 层填入于相邻两对电荷储存结构之间的第一间隙以及各对电荷储存结构之间的第二间隙， 并且与所述第一绝缘结构、所述电荷储存结构、所述介电层以及部分所述基底接触。
5. 根据权利要求4所述的记忆元件，其特征在于其中所述电荷储存结构包括一介电电 荷储存层。
6. -种记忆元件的制造方法，其特征在于其包括以下步骤： 在一基底中形成多个沟渠，各所述沟渠沿一第一方向排列； 形成多个第一绝缘结构，于所述沟渠中； 形成多条位线，各位线位于所述第一绝缘结构下方的所述基底中； 形成多个介电层，各介电层位于相邻的两个第一绝缘结构之间的所述基底上； 形成多对电荷储存结构，各电荷储存结构位于相邻的所述第一绝缘结构与所述介电层 之间的所述基底上；以及 形成多条字线，各所述字线沿一第二方向排列，覆盖所述第一绝缘结构、所述电荷储存 结构、所述介电层以及部分所述基底。
7. 根据权利要求6所述的记忆元件的制造方法，其特征在于其中形成所述字线的步骤 包括： 形成单一的导体层；以及 图案化所述单一的导体层以形成所述字线，所述字线填入于相邻两对电荷储存结构之 间的第一间隙以及各对电荷储存结构之间的第二间隙，并且与所述第一绝缘结构、所述电 荷储存结构、所述介电层以及部分所述基底接触。
8. 根据权利要求7所述的记忆元件的制造方法，其特征在于其中所述电荷储存结构、 所述介电层、所述位线以及所述字线的形成方法包括： 在所述基底上形成一电荷储存堆叠层； 图案化所述电荷储存堆叠层，以形成多个图案化的所述电荷储存堆叠层，所述图案化 的所述电荷储存堆叠层之间具有所述第二间隙； 在所述第二间隙中形成所述介电层； 形成一掩膜层，覆盖所述图案化的所述电荷储存堆叠层、所述介电层以及所述基底，并 且填入于所述第二间隙中； 图案化所述掩膜层与所述图案化的所述电荷储存堆叠层，以形成多个图案化的掩膜层 与所述电荷储存结构，并形成所述第一间隙，裸露出所述第一绝缘结构； 以所述图案化的掩膜层为掩膜，进行离子植入工艺，于所述第一绝缘结构下方的所述 基底中形成所述位线； 移除所述图案化的掩膜层，裸露出所述第二间隙与所述第一间隙；以及 形成所述字线。
9. 根据权利要求6所述的记忆元件的制造方法，其特征在于其中形成所述字线的步骤 包括： 形成多个图案化的第一导体层，所述图案化的第一导体层位于各对电荷储存结构之间 的第二间隙，且覆盖所述电荷储存结构，裸露出所述第一绝缘结构； 形成多个第二绝缘结构，所述第二绝缘结构填入于相邻两对电荷储存结构之间的第一 间隙，且覆盖所述第一绝缘结构；以及 形成多个图案化的第二导体层，所述图案化的第二导体层覆盖于所述图案化的第一导 体层与所述第二绝缘结构。
10. 根据权利要求9所述的记忆元件的制造方法，其特征在于其中所述电荷储存结 构、所述介电层、所述位线、所述图案化的第一导体层以及所述第二绝缘结构的形成方法包 括： 在所述基底上形成一电荷储存堆叠层； 图案化所述电荷储存堆叠层，以形成多个图案化的所述电荷储存堆叠层，所述图案化 的所述电荷储存堆叠层之间具有所述第二间隙； 在所述第二间隙中形成所述介电层； 形成一第一导体层，覆盖所述图案化的所述电荷储存堆叠层、所述介电层以及所述基 底，并且填入于所述第二间隙中； 图案化所述第一导体层与所述图案化的电荷储存堆叠层，以形成所述图案化的第一导 体层与所述电荷储存结构，并形成所述第一间隙，裸露出所述第一绝缘结构； 以所述图案化的第一导体层为掩膜，进行离子植入工艺，于所述第一绝缘结构下方的 所述基底中形成所述位线；以及 在所述第一间隙中形成所述第二绝缘结构。
【文档编号】H01L27/115GK104143553SQ201310164900
【公开日】2014年11月12日 申请日期:2013年5月7日 优先权日:2013年5月7日
【发明者】郑嘉文 申请人:旺宏电子股份有限公司