半导体封装件及其制造方法

半导体封装件及其制造方法
【专利摘要】一种半导体封装件及其制造方法。半导体封装件包括上基板、下基板、封装体、走线及保护层。上基板具有外侧面。下基板具有上表面及外侧面，下基板的上表面与上基板相对且下基板的外侧面突出超过上基板的外侧面。封装体形成于上基板与下基板之间，且具有外侧面，封装体的外侧面从上基板往下基板的方向是外扩地倾斜。走线形成于封装体的外侧面且电性连接上基板与下基板。保护层覆盖封装体的外侧面及走线。
【专利说明】半导体封装件及其制造方法

【技术领域】
[0001]本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种具有侧面走线的半导体封装件及其制造方法。

【背景技术】
[0002]传统堆迭式半导体结构通常以焊球作为直接连接上、下基板的电性连结元件。然而，焊球的尺寸通常较大，当相邻二焊球的间距缩小时，特别容易因为上、下基板的变形导致相邻二焊球桥接(bridge)而电性短路。碍于焊球的尺寸限制，如此反而导致相邻二焊球的间距难以符合细间距(fine pitch)规格。


【发明内容】

[0003]本发明是有关于一种半导体封装件及其制造方法，半导体封装件符合细间距规格。
[0004]根据本发明，提出一种半导体封装件。半导体封装件包括一上基板、一下基板、一第一封装体、一第一走线及一保护层。上基板具有一外侧面。下基板具有一上表面及一外侧面，下基板的上表面与上基板相对且下基板的外侧面突出超过上基板的外侧面。第一封装体形成于上基板与下基板之间，且具有一外侧面，第一封装体的外侧面从上基板往下基板的方向外扩地倾斜。第一走线形成于第一封装体的外侧面且电性连接上基板与下基板。保护层覆盖第一封装体的外侧面及第一走线。
[0005]根据本发明，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一上基板；提供一下基板；形成一封装体于上基板与下基板之间；形成一第一切割道经过上基板、第一封装体与下基板，使封装体形成一外侧面，其中封装体的外侧面从上基板往下基板的方向外扩地倾斜；形成一走线于封装体的外侧面上，其中走线电性连接上基板与下基板；形成一保护层覆盖走线及封装体的外侧面；形成一第二切割道至少经过保护层。
[0006]为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下:

【专利附图】

【附图说明】
[0007]图1A绘示依照本发明一实施例的半导体封装件的外观图。
[0008]图1B绘示图1A中沿方向1B-1B’的剖视图。
[0009]图1C绘示图1B的俯视图。
[0010]图2，其绘示依照本发明一实施例的半导体封装件的剖视图。
[0011]图3绘示依照本发明另一实施例的半导体封装件的剖视图。
[0012]图4绘示依照本发明另一实施例的半导体封装件的剖视图。
[0013]图5绘示依照本发明另一实施例的半导体封装件的剖视图。
[0014]图6绘示依照本发明另一实施例的半导体封装件的剖视图。
[0015]图7，其绘示依照本发明另一实施例的半导体封装件的剖视图。
[0016]图8A至8F绘示图1B的半导体封装件的制造过程图。
[0017]图9A至9C绘示图2的半导体封装件的制造过程图。
[0018]图1OA至1E绘示图4的半导体封装件40的制造过程图。
[0019]图11绘示图5的半导体封装件的制造过程图。
[0020]图12A至12C绘示图6的半导体封装件的制造过程图。
[0021]图13A至13D绘示图7的半导体封装件的制造过程图。
[0022]主要元件符号说明:
[0023]100、200、300、400、500、600、700:半导体封装件
[0024]110:上基板
[0025]111:上电性元件
[0026]1111、1211:线路层
[0027]1113、1213:导电垫
[0028]1112、1212:电性凸块
[0029]IlOb:下表面
[0030]110s、111 Is、1112s、1113s、120s、1211s、1212s、1213s、130s、140s、150s、630s、730s:外侧面
[0031]110s2:第二外侧面
[0032]120:下基板
[0033]120r:凹槽
[0034]120u、1212u:上表面
[0035]121:下电性元件
[0036]125:芯片
[0037]1251:电性接点
[0038]126:黏合层
[0039]130>630:第一封装体
[0040]130sl:横向面
[0041]130s2:直向面
[0042]140,640:第一走线
[0043]150:保护层
[0044]630r:第一沟槽
[0045]730:第二封装体
[0046]730r:第二沟槽
[0047]740:第二走线
[0048]Dl:直向进刀
[0049]D2:横向进刀
[0050]Pl:第一切割道
[0051]P2:第二切割道
[0052]P3:第三切割道
[0053]P4:第四切割道

【具体实施方式】
[0054]请参照图1A，其绘示依照本发明一实施例的半导体封装件的外观图。本实施例的半导体封装件100具有侧面走线，侧面走线具有细线宽及细间距的特征，故可缩小半导体封装件100的尺寸，或可提升半导体封装件100的线路布局弹性。此外，半导体封装件100的侧面提供一大的线路布局面积，可增加侧向走线的数量及线路布局弹性，且可解决利用焊料或锡球作为上下基板的电性连接元件时，所产生桥接的问题。
[0055]半导体封装件100包括上基板110、下基板120、芯片125 (图1B)、黏合层126 (图1B)、第一封装体130、数条第一走线140及保护层150 (为更清楚表示第一走线140，保护层150以虚线绘制)。
[0056]请参照图1B，其绘示图1A中沿方向1B-1B’的剖视图。
[0057]上基板110例如是单层基板或多层基板。本例中，上基板110本身为非主动元件，gp，上基板110不包含任何主动元件(如主动芯片或主动线路),例如一印刷电路板(PrintedCircuit Board)。另一例中，上基板110可包含主动线路或主动芯片而成为主动元件。上基板110具有下表面IlOb及外侧面110s。
[0058]上基板110包括至少一上电性元件111,其中上电性元件111包括至少一线路层1111及至少一电性凸块1112。上电性元件111透过第一走线140电性连接于下基板120。此外，线路层1111及电性凸块1112分别具有外侧面Illls与1112s，由于外侧面Illls与1112s是于同一切割工艺中形成，故外侧面Illls与1112s大致上对齐，如齐平。电性凸块1112可包括导电柱、焊料或其他导电的凸块。本例中，电性凸块为焊料切割后形成，经由电性凸块1112的设计可增加上基板110与第一走线140的接触面积，可提升电性上的可靠度或讯号传输速度。
[0059]下基板120例如是单层基板或多层基板。本例中，下基板120本身为非主动元件，即，下基板120不包含任何主动元件(如主动芯片或主动线路)，例如一印刷电路板(PrintedCircuit Board)。另一例中，下基板120可包含主动线路或主动芯片而成为主动元件。
[0060]下基板120包括至少一下电性元件121，其中下电性元件121包括至少一线路层1211及至少一电性凸块1212。下电性元件121透过第一走线140电性连接于上基板110的上电性元件111。此外，电性凸块1212具有上表面1212u，本实施例的上表面1212u是平面。第一走线140覆盖电性凸块1212的上表面1212u，以电性连接电性凸块1212。电性凸块1212可包括导电柱、焊料或其他导电的凸块。本例中，电性凸块1212为焊料切割后形成，电性凸块1212形成时可切到电性凸块1212的表面或切至电性凸块1212的内部，由于电性凸块1212具有一厚度，因此可增加切割时的容忍度，提高下基板制作上的良率。
[0061]下基板120具有上表面120u及外侧面120s。下基板120的上表面120u与上基板110的下表面IlOb相对。下基板120的外侧面120s突出超过上基板110的外侧面110s。本例中，下基板120的整个外侧面120s突出超过上基板110的整个外侧面110s，使下基板120的横向面积大于上基板IlOs的横向面积。另一实施例中，下基板120的其中一外侧面120s突出超过上基板110的对应外侧面110s，而另一外侧面120s可不突出超过上基板110的对应外侧面110s。
[0062]芯片125设于上基板110与下基板120之间。本实施例中，芯片125设于下基板120上。芯片125例如是以其主动面朝下方位设于下基板120上且透过至少一电性接点1251电性连接于下基板120。另一实施例中，芯片125可设于上基板110上。
[0063]黏合层126黏合上基板110与芯片125，以稳固上基板110与芯片125之间的相对位置。另一实施例中，芯片125设于上基板110上，而黏合层126黏合下基板120与芯片125，以稳固下基板120与芯片125之间的相对位置。另一实施例中，亦可省略黏合层126，在此设计下，第一封装体130可填充于芯片115与上基板110之间的空间。
[0064]第一封装体130可包括酹醒基树脂(Novolac-based resin)、环氧基树脂(epoxy-based resin)、娃基树脂(silicone-based resin)或其他适当的包覆剂。第一封装体130亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成第一封装体 130,例如是压缩成型(compress1n molding)、液态封装型(liquid encapsulat1n)、注射成型(inject1n molding)或转注成型(transfer molding)。
[0065]第一封装体130形成于上基板110与下基板120之间，并包覆芯片125。第一封装体130具有一从上基板110往下基板120的方向是外扩地倾斜的外侧面130s。外侧面130s是由刀具或激光切割形成。本实施例中，外侧面130s是一阶梯外侧面，其包括数个横向面130sl及直向面130s2，相接的横向面130sl与直向面130s2构成一容置空间，可承接及容纳第一走线140的材料。
[0066]第一走线140例如是导电胶以涂布技术形成于第一封装体130的外侧面130s。在第一走线140涂布于第一封装体130的外侧面130s的过程中，横向面130sl可承接导电胶，使导电胶经由横向面130sl的缓冲而避免过快地往下基板120的方向流动。如此，可避免第一走线140断线。另一实施例中，若导电胶无断线问题(例如，适当地设计第一封装体130的外侧面130s的斜度或是改变第一走线130的形成方式，例如以电镀方式形成第一走线130)，则第一封装体130的外侧面130s可设计成曲面或平面。
[0067]第一走线140沿第一封装体130的外侧面130s电性连接上基板110与下基板120。相较于其它种类的电性连结元件(如导电柱及焊料球)，本实施例经由具有细线宽且细间距特征的第一走线140来电性连结上基板110与下基板120，故可缩小半导体封装件100的尺寸、提升半导体封装件100的线路布局弹性以及使半导体封装件100符合细间距规格，此夕卜，可免去上下电性连接元件于接合时的对位问题。一实施例中，第一走线140的宽度可小至25微米或甚至更小，相邻二第一走线140的间距可小至50微米或甚至更小。
[0068]保护层150覆盖第一封装体130的外侧面130s及第一走线140，以避免第一封装体130的外侧面130s及第一走线140受到环境的过度损害。此外，保护层150、第一走线140、线路层1211与电性凸块1212分别具有外侧面150s、140s、1211s与1212s。由于外侧面150s、140s、1211s与1212s是于同一切割工艺中形成，故外侧面150s、140s、1211s与1212s大致上对齐，如齐平。
[0069]保护层150与第一封装体130可为相同材料或不同材料。保护层150与第一封装体130可包含填充剂(filler)，一实施例中，保护层150的填充剂的平均粒径(填充剂包含数个填充粒子)小于第一封装体130的填充物的平均粒径，因此保护层150可填入第一封装体130的外侧面130s与第一走线140之间的空隙以及横向面130sl与直向面130s2之间的转角处，以均匀地覆盖第一封装体130的外侧面130s及第一走线140，可减少封装结构中气泡的产生。
[0070]请参照图1C，其绘示图1B的俯视图。由图可知，上基板110的数个电性凸块1112分布于上基板110的边缘区域，而不位于上基板110的中间区域，然此非用以限制本发明实施例。相似地，下基板120的数个电性凸块1212分布于下基板120的边缘区域，而不位于下基板120的中间区域，然此非用以限制本发明实施例。
[0071]请参照图2，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件200包括上基板110、下基板120、芯片125、黏合层126、第一封装体130、数条第一走线140及保护层150。与图1A不同的是，本实施例的保护层150覆盖下基板120的整个外侧面。具体而言，保护层150覆盖第一走线140的外侧面140s、线路层1211的外侧面1211s与电性凸块1212的外侧面1212s，其中外侧面140s、1211s与1212s大致上对齐，如齐平。由于第一走线140的外侧面140s、线路层的外侧面1211s及电性凸块的外侧面1212s受到保护层150所覆盖，并非外露而与外界接触，因此可提供更佳的产品信赖度。
[0072]请参照图3，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件300包括上基板110、下基板120、芯片125、黏合层126、第一封装体130、数条第一走线140及保护层150。本实施例中，第一走线140的外侧面140s、线路层1211的外侧面1211s与电性凸块1212的外侧面1212s大致上对齐，如齐平。线路层1211的外侧面1211s与电性凸块1212的外侧面1212s构成下基板120的第一外侧面120sl。下基板120另具有一第二外侧面120s2，与保护层150的外侧面150s大致上对齐，由于第一外侧面120sl与第二外侧面120s2于不同二切割工艺中形成，故下基板120的第一外侧面120sl与第二外侧面120s2之间具有一横向段差，例如，下基板120的第一外侧面120sl相对第二外侧面120s2内缩。由于第一走线140的外侧面140s、线路层的外侧面1211s及电性凸块的外侧面1212s受到保护层150所覆盖，并非外露而与外界接触，因此可提供更佳的产品信赖度。
[0073]请参照图4，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件400包括上基板110、下基板120、芯片125、黏合层126、第一封装体130、数条第一走线140及保护层150。与图1A不同的是，下基板120的电性凸块1212露出的上表面1212u及部分侧面1212s接受到第一走线140的覆盖，且未从保护层150的外侧面150s露出，由于第一走线140与下基板120的电性凸块1212的接触面积包含下基板120的电性凸块1212的上表面1212u及侧面1212s，因此接触面积增加，可提升电性上的可靠度或讯号传输速度。
[0074]请参照图5，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件500包括上基板110、下基板120、芯片125、黏合层126、第一封装体130、数条第一走线140及保护层150。与图1A不同的是，上基板110的上电性元件111包括至少一导电垫1113。线路层1111与导电垫1113分别具有外侧面Illls与1113s，由于外侧面Illls与1113s是于同一切割工艺中形成，故外侧面Illls与1113s大致上对齐，如齐平。
[0075]下基板120的下电性元件121包括至少一导电垫1213。线路层1211、导电垫1113、走线140与保护层150分别具有外侧面1211s、1213s、140s与150s，由于外侧面1211s、1213s、140s与150s是于同一切割工艺中形成，故外侧面1211s、1213s、140s与150s大致上对齐，如齐平。此外，为了露出导电垫1213，第一封装体130的外侧面130s延伸至下基板120内部，而于基板110形成一露出导电垫1213的凹槽120r，如此第一走线140可透过凹槽120r延伸至接垫1213。由于导电垫1213的面积一般可小于电性凸块的面积，因此容易实现高走线密度的设计。
[0076]另一实施例中，图5的半导体封装建500亦可省略导电垫1113及/或1213。当省略导电垫1213时，第一走线140直接形成于线路层1211上，在此设计下，线路层1211可形成有表面处理层(surface finishing)。
[0077]请参照图6，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件600包括上基板110、下基板120、芯片125、黏合层126、第一封装体630、数条第一走线640及保护层150。
[0078]本实施例中，第一封装体630具有外侧面630s，其中外侧面630s例如是平面或曲面。第一封装体630由激光活化介电材料(laser-activated dielectric material)制成，其经由激光形成至少一第一沟槽630r。激光可活化第一沟槽630r的槽壁去形成一种子层(未绘不)，使第一沟槽630r可导电。由于第一沟槽630r可导电,故可米用电镀方式形成第一走线640于第一沟槽630r内；也就是说，第一走线640是电镀线。相较于其它种类的电性连结元件(如导电柱及焊料球)，本实施例的第一走线640具有线宽细且间距细的特征，故可缩小半导体封装件600的尺寸、提升半导体封装件600的线路布局弹性，且使半导体封装件600符合细间距的规格，此外，可免去上下电性连接元件于接合时的对位问题。
[0079]请参照图7，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件700包括上基板110、下基板120、芯片125、黏合层126、第一封装体630、数条第一走线640、保护层150、第二封装体730、数条第二走线740。与图6的半导体封装件700不同的是，半导体封装件700包括多层走线层，可增加半导体封装件700的走线数量，以及提升线路布局弹性。
[0080]第二封装体730覆盖第一走线640及第一封装体630的外侧面630s。第二封装体730由激光活化介电材料制成，其经由激光形成至少一第二沟槽730r，且激光活化第二沟槽730r的槽壁形成一种子层(未绘示)，使第二沟槽730r可导电。由于第二沟槽730rr可导电，故可电镀第二走线740于第二沟槽730r内；也就是说，第二走线740是电镀线。相较于其它种类的电性连结元件(如导电柱及焊料球)，本实施例的第二走线740具有线宽细且间距细的特征，故可缩小半导体封装件700的尺寸、提升半导体封装件700的线路布局弹性，且使半导体封装件700符合细间距的规格，此外，可免去上下电性连接元件于接合时的对位问题。
[0081]此外，保护层150覆盖第二封装体730的外侧面730s与第二走线740。
[0082]请参照图8A至8F，其绘示图1B的半导体封装件100的制造过程图。
[0083]如图8A所示，提供上基板110。上基板110包括至少一上电性元件1111，上电性元件111包括多条线路层1111及多个电性凸块1112。本实施例中，上基板810是长条基板，其定义多个封装单元区，单个封装单元区对应最终半导体封装件100。此大面积的上基板810可同时与多个芯片125完成封装工艺。
[0084]如图8A所示，提供下基板120。下基板120包括至少一下电性元件1211，下电性元件1211包括多条线路层1211及多个电性凸块1212。本实施例中，下基板820是长条基板，其定义多个封装单元区，单个封装单元区对应最终半导体封装件100。，此大面积的下基板820可同时与多个芯片125完成封装工艺。
[0085]如图8A所示，设置至少一芯片125于下基板820上。芯片125透过黏合层126与上基板810黏合。
[0086]如图8B所示，可采用例如是压缩成型、液态封装型、注射成型或转注成型，形成第一封装体130于上基板810与下基板820之间，其中第一封装体130包覆芯片125、上基板810的电性凸块1112与下基板820的电性凸块1212。
[0087]如图8C所示，可采用刀具或激光，形成至少一第一切割道Pl经过上基板810、第一封装体130与下基板120，使上基板810形成多个单一化的上基板110，且使第一封装体130形成外侧面130s，其中外侧面130s从上基板110往下基板120的方向是外扩地倾斜。
[0088]在切割过程中，可改变切割工具的进刀方向，形成具有阶梯结构的外侧面130s。例如，可用同一把刀具以直向进刀Dl搭配横向进刀D2的方式，形成阶梯外侧面130s。外侧面130s包括数个横向面130sl及直向面130s2，相接的横向面130sl与直向面130s2构成一容置空间，可承接及容纳后续第一走线140的材料。
[0089]切割后，线路层1111与电性凸块1112分别形成外侧面Illls与1112s，其中外侧面Illls与1112s大致上对齐，如齐平。此外，第一切割道Pl止于下基板120的电性凸块1212，并于电性凸块1212形成上表面1212u，其中上表面1212u例如是平面。然而，视切割刀具的轮廓而定，上表面1212u也可以是对应的曲面或斜面。
[0090]如图8D所示，可采用例如是涂布技术，形成至少一第一走线140于第一封装体130的外侧面130s上，其中第一走线140沿第一封装体130的外侧面130s电性连接上基板110的电性凸块1112与下基板120的电性凸块1212。本实施例中，第一走线140是导电胶。此夕卜，二第一走线140可共用同一电性凸块1212，在后续切割工艺中，此同一电性凸块1212可被切割成二隔离部分。
[0091]如图SE所示，可采用例如是涂布技术或填胶技术，形成保护层150覆盖第一走线140及第一封装体130的外侧面130s。
[0092]如图8F所示，可采用例如是刀具或激光，形成至少一第二切割道P2至少经过保护层150、下基板820，包括下基板820的线路层1211与下基板820的电性凸块1212，使下基板820形成多个单一化的下基板120，以形成至少一如图1B所示的半导体封装件100。切割后，保护层150、下基板120的线路层1211与下基板120的电性凸块1212分别形成外侧面150s、1211s与1212s，其中外侧面150s、1211s与1212s大致上对齐，如共面。
[0093]请参照图9A至9C，其绘示图2的半导体封装件200的制造过程图。
[0094]如图9A所示，可采用例如是刀具或激光，形成至少一第二切割道P2经过第一走线140与下基板120的整个厚度，以切断下基板820。切割后，第一走线140、下基板120的电性凸块1212与下基板120的线路层1211分别形成外侧面140s、1212s与1211s，其中外侧面140s、1212s与1211s大致上对齐，如齐平。
[0095]如图9B所示，可采用例如是涂布技术或填胶技术，形成保护层150覆盖第一走线140的外侧面140s、第一封装体130的外侧面130s、下基板120的电性凸块1212的外侧面1212s与下基板120的线路层1211的外侧面1211s。
[0096]如图9C所示，可采用例如是刀具或激光，形成一第三切割道P3经过保护层150的整个厚度，以形成至少一如图2所示的半导体封装件200。
[0097]图3的半导体封装件300的制造方法相似于半导体封装件200，不同的处在于，第二切割道P2经过下基板120的部分厚度；然后于保护层150形成后，形成至少一第三切割道P3经过保护层150与下基板120的其余厚度，以形成至少一如图3所示的半导体封装件300。
[0098]请参照图1OA至10E，其绘示图4的半导体封装件400的制造过程图。
[0099]如图1OA所示，形成第一封装体130于上基板810与下基板820之间，其中第一封装体130包覆芯片125。本实施例中，下基板820中二芯片125之间的区域配置有二个或二排电性凸块1212，使二芯片115各配置到单个或单排电性凸块1212。
[0100]如图1OB所示，可采用刀具或激光，形成至少一第一切割道Pl经过上基板810、第一封装体130与下基板820，使大面积的上基板810形成单一的上基板110，及第一封装体130形成外侧面130s，其中外侧面130s从上基板110往下基板820的方向是外扩地倾斜。
[0101]如图1OC所示，可采用例如是涂布技术，形成至少一第一走线140于第一封装体130的外侧面130s上，其中第一走线140沿第一封装体130的外侧面130s电性连接上基板110的电性凸块1112与下基板120的电性凸块1212。本实施例中，二第一走线140分别与不同的二电性凸块1212电性连接，在后续切割工艺中，可形成至少一切割道完全隔离二电性凸块1212。
[0102]如图1OD所示，可采用例如是涂布技术或填胶技术，形成保护层150覆盖第一走线140及第一封装体130的外侧面130s。
[0103]如图1OE所示，可采用例如是刀具或激光，形成一第二切割道P2至少经过保护层150、第一走线141与下基板820的线路层1211，使下基板820形成多个单一化的下基板120，以形成至少一如图4所示的半导体封装件400。切割后，保护层150、第一走线140与下基板120的线路层1211分别形成外侧面150s、140s与1211s，其中外侧面150s、140s与1211s大致上对齐，如齐平。
[0104]本实施例中，第一切割道Pl不可经过下基板120的电性凸块1212。另一实施例中，第一切割道Pl可经过下基板120的电性凸块1212，使电性凸块1212的外侧面露出，以形成相似于图1B的半导体封装件100的结构。
[0105]请参照图11，其绘示图5的半导体封装件500的制造过程图。可采用例如是刀具或激光，形成至少一第一切割道Pl经过上基板810、第一封装体130与下基板820，使上基板810形成多个单一化的上基板110，第一封装体130形成外侧面130s，其中外侧面130s从上基板110往下基板820的方向是外扩地倾斜。
[0106]本实施例中，上基板110的上电性元件111包括内埋于上基板110内的线路层1111及导电垫1113。第一切割道Pl经过上基板110的整个厚度。此外，下基板820的下电性元件121包括内埋于下基板820内的线路层1211及导电垫1213。第一切割道Pl经过下基板820的部分厚度，而形成一凹槽120r。凹槽120r露出内埋的导电垫1213，使后续的第一走线140可经由凹槽120r电性连接于导电垫1213。另一实施例中，亦可省略导电垫1213，使第一走线140经由凹槽120r直接接触线路层1111。
[0107]图5的半导体封装件500的制造方法的其余步骤相似于半导体封装件100的制造方法的对应步骤，容此不再赘述。
[0108]请参照图12A至12C，其绘示图6的半导体封装件600的制造过程图。
[0109]如图12A所示，可采用刀具或激光，形成至少一第一切割道Pl经过上基板810、第一封装体130与下基板820，使第一封装体630形成外侧面130s，其中外侧面630s为平面，其从上基板110往下基板120的方向外扩地倾斜。另一实施例中，外侧面630s可以是曲面。本实施例中，第一封装体630是激光活化介电材料，其可以激光活化出一导电的种子层。
[0110]如图12B所示，以激光形成至少一第一沟槽630r，其中第一沟槽630r从外侧面630s往第一封装体630的内部延伸，并连接上基板110的上电性元件111与下基板120的下电性元件121。第一沟槽630r的槽壁在激光活化下形成种子层。
[0111]如图12C所示，可采用例如是电镀方式，经由导电的种子层，形成至少一第一走线640于第一沟槽630r内。由于上电性元件111及下电性元件121可导电，故第一走线640亦形成于上电性元件111及下电性元件121上，以电性连接上电性元件111及下电性元件121。
[0112]图6的半导体封装件600的制造方法的其余步骤相似于半导体封装件100的制造方法的对应步骤，容此不再赘述。
[0113]请参照图13A至13D，其绘示图7的半导体封装件700的制造过程图。
[0114]如图13A所示，可采用例如是涂布技术，形成第二封装体730覆盖第一走线640及第一封装体630的外侧面630s。第二封装体730例如是由激光活化介电材料制成。
[0115]如图13B所示，可采用刀具，形成至少一第四切割道P4经过上基板810的另一线路层1111’与第二封装体730，直到露出另一电性凸块1212’。切割后，上基板810形成多个单一化的上基板110，线路层1111’形成一露出的外侧面1111s，而下基板820的电性凸块1212’形成一上表面1212u。
[0116]如图13C所示，以激光形成至少一第二沟槽730r，其中第二沟槽730r从外侧面730s往第二封装体730的内部延伸，并连接上基板110的线路层1111’与下基板820的电性凸块1212’。第二沟槽730r的槽壁在激光活化下形成种子层。
[0117]如图13D所示，可采用例如是电镀方式，经由导电的种子层，形成至少一第二走线740于第二沟槽730r内。由于上基板110的线路层1111’及下基板820的电性凸块1212’可导电，故第二走线740亦形成于线路层1111’及电性凸块1212’上，以电性连接线路层1111’及电性凸块1212’。
[0118]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
【权利要求】
1.一种半导体封装件，包括: 一上基板，具有一外侧面； 一下基板，具有一上表面及一外侧面，该下基板的该上表面与该上基板相对且该下基板的该外侧面突出超过该上基板的该外侧面； 一第一封装体，形成于该上基板与该下基板之间，且具有一外侧面，该第一封装体的该外侧面从该上基板往该下基板的方向外扩地倾斜； 一第一走线，形成于该第一封装体的该外侧面且电性连接该上基板与该下基板；以及 一保护层，覆盖该第一封装体的该外侧面及该第一走线。
2.如权利要求1所述的半导体封装件，其特征在于，该第一封装体的该外侧面是一阶梯外侧面。
3.如权利要求2所述的半导体封装件，其特征在于，该第一走线是导电胶。
4.如权利要求3所述的半导体封装件，其特征在于，该阶梯面包括数个横向面，该些横向面承载该第一走线。
5.如权利要求1所述的半导体封装件，其特征在于，该第一封装体的该外侧面是曲面或平面。
6.如权利要求1所述的半导体封装件，其特征在于，该第一封装体是由激光活化介电材料制成。
7.如权利要求6所述的半导体封装件，其特征在于，该第一走线是电镀线。
8.如权利要求6所述的半导体封装件，其特征在于，该第一封装体包括: 一第一沟槽，从该第一封装体的该外侧面往该第一封装体内延伸； 其中，该第一走线填入该第一沟槽内。
9.如权利要求8所述的半导体封装件，其特征在于，更包括: 一第二封装体，覆盖该第一走线且具有一第二沟槽，该第二沟槽从该第二封装体的外侧面往该第二封装体的内部延伸，其中该第二封装体是由激光活化介电材料制成；以及一第二走线，形成于该第二封装体的该第二沟槽内； 其中，该保护层更覆盖该第二封装体与该第二走线。
10.如权利要求1所述的半导体封装件，其特征在于，该上基板包括一上电性元件，该上电性元件具有一外侧面，该上电性元件的该外侧面从该第一封装体的该外侧面露出，该第一走线沿该第一封装体的该外侧面经由露出的该上电性元件延伸至该下基板。
11.如权利要求1所述的半导体封装件，其特征在于，该下基板包括一下电性元件，该下电性元件具有一上平面，该第一走线从该上基板沿该第一封装体的该外侧面延伸至覆盖该下电性元件的该上平面。
12.如权利要求1所述的半导体封装件，其特征在于，该下基板包括一下电性元件，该下电性元件具有一外侧面，该第一走线覆盖该下电性元件的该外侧面。
13.如权利要求1所述的半导体封装件，其特征在于，该下基板包括一下电性元件，该下电性元件内埋于该下基板，该下基板具有一凹槽，该凹槽露出该下电性元件，该第一走线延伸至覆盖露出的该下电性元件。
14.如权利要求1所述的半导体封装件，其特征在于，该下基板及该保护层各具有一外侧面，该下基板的该外侧面与该保护层的该外侧面对齐。
15.如权利要求1所述的半导体封装件，其特征在于，该下基板具有一第一外侧面及一第二外侧面，该保护层具有一外侧面，该下基板的该第一外侧面相对该第二外侧面内缩，该下基板的该第二外侧面该保护层的该外侧面对齐。
16.如权利要求1所述的半导体封装件，其特征在于，该下基板具有一外侧面，该保护层覆盖该下基板的整个该外侧面。
17.一种半导体封装件的制造方法，包括: 提供一上基板； 提供一下基板； 形成一封装体于该上基板与该下基板之间； 形成一第一切割道经过该上基板、该封装体与该下基板，使该封装体形成一外侧面，其中该封装体的该外侧面从该上基板往该下基板的方向外扩地倾斜； 形成一走线于该封装体的该外侧面上，其中该走线电性连接该上基板与该下基板； 形成一保护层覆盖该走线及该封装体的该外侧面； 形成一第二切割道至少经过该保护层。
18.如权利要求17所述的制造方法，其特征在于，于形成该第一切割道经过该到该上基板、该封装体与该下基板的步骤包括: 以横向进刀且直向进刀的方式切割该封装体，使该封装体形成一阶梯外侧面。
19.如权利要求17所述的制造方法，其特征在于，该封装体是由激光活化介电材料制成。
20.如权利要求19所述的制造方法，其特征在于，更包括: 以激光于该封装体形成一沟槽，该沟槽从该封装体的该外侧面往该封装体内延伸；以及 于形成该走线于该封装体的该外侧面的步骤包括: 电镀该走线填入该沟槽内。
21.如权利要求17所述的制造方法，其特征在于，该走线是以涂布导电胶而形成。
22.如权利要求17所述的制造方法，其特征在于，该上基板包括一上电性元件； 于形成该第一切割道的步骤中，该第一切割道经过该上电性元件，使该上电性元件形成一外侧面，且该上电性元件的该外侧面从该封装体的该外侧面露出； 于形成该走线的步骤中，该走线从露出的该上电性元件沿该封装体的该外侧面延伸至该下基板。
23.如权利要求17所述的制造方法，其特征在于，该下基板包括一下电性元件； 于形成该第一切割道的步骤中，该第一切割道经过该下电性元件，使该下电性元件形成一上平面； 于形成该走线的步骤中，该走线从该上基板沿该封装体的该外侧面延伸至覆盖该下电性元件的该上平面。
24.如权利要求17所述的制造方法，其特征在于，该下基板包括一下电性元件； 于形成该第一切割道的步骤中，该第一切割道经过该下电性元件，使该下电性元件形成一外侧面； 于形成该走线的步骤中，该走线覆盖该下电性元件的该外侧面。
25.如权利要求17所述的制造方法，其特征在于，于形成该第二切割道经过该保护层的步骤中，该第二切割道经过该保护层及该下基板，使该下基板及该保护层各形成一外侧面，其中该下基板的该外侧面与该保护层的该外侧面对齐。
【文档编号】H01L23/498GK104347575SQ201310342762
【公开日】2015年2月11日 申请日期:2013年8月7日 优先权日:2013年8月7日
【发明者】田云翔 申请人:日月光半导体制造股份有限公司