半导体装置以及半导体装置的制造方法
【专利摘要】本实施方式的半导体装置包括：将半导体基板分离为多个第1元件区域的第1元件分离区域以及隧道绝缘膜、电荷积聚层、电极间绝缘膜和控制栅极电极被顺序层叠在上述第1元件区域之上的多个存储单元。在周边电路区域中包括：将上述半导体基板分离为多个第2元件区域的第2元件分离区域以及栅极绝缘膜、栅极电极被顺序层叠在上述第2元件区域之上的周边晶体管。上述第1元件分离区域具有埋入第1元件分离沟的底部的第1元件分离绝缘膜和在上述第1元件分离绝缘膜与上述电极间绝缘膜之间形成的空隙，上述第2元件分离区域具有埋入第2元件分离沟中的第2元件分离绝缘膜。上述第1元件分离绝缘膜的膜质和上述第2元件分离绝缘膜的膜质不同。
【专利说明】半导体装置以及半导体装置的制造方法
[0001]相关申请
[0002]本申请以日本专利申请2013-33236号(申请日:2013年2月22日)为基础，并享受其优先权。本申请通过参照该基础申请而包含其全部内容。
【技术领域】
[0003]本发明的实施方式涉及半导体装置及其制造方法。
【背景技术】
[0004]在NAND型闪存装置等半导体装置中，为了实现高集成化，存储单元被微细化，存储单元间的元件分离区域(STI (浅沟道隔离))的宽度尺寸也变小。与此相对，在NAND型闪存装置的周边电路区域中，与存储单元间的元件分离区域的宽度尺寸相比，周边晶体管间的元件分离区域的宽度尺寸相当大。在元件分离区域中，由于元件分离沟的宽度尺寸和/或深度尺寸、附近的栅极电极的形状、对元件施加的电压等条件，优选改变埋入元件分离沟的元件分离绝缘膜的材质这方面。
[0005]但是，在现有的NAND型闪存装置中，在存储单元间的元件分离沟和周边晶体管间的元件分离沟内，用相同的处理埋入元件分离绝缘膜，即，埋入相同材质的元件分离绝缘膜。因此，有可能发生局部的电气特性恶化。然后，当存储单元的微细化进一步发展时，恐怕由于上述元件分离绝缘膜的材质而引起的电气特性的恶化会明显化。
【发明内容】
[0006]本发明的实施方式提供能够防止由于元件分离绝缘膜的材质而引起的电气特性的恶化的半导体装置及其制造方法。
[0007]本实施方式的半导体装置包括:半导体基板；将上述半导体基板分离成多个第I元件区域的第I元件分离区域；隧道绝缘膜、电荷积聚层、电极间绝缘膜和控制栅极电极被顺序地层叠在上述第I元件区域之上的多个存储单元；在设置了上述多个存储单元的存储单元阵列的周边的周边电路区域中将上述半导体基板分离为多个第2元件区域的第2元件分离区域；栅极绝缘膜、栅极电极被顺序地层叠在上述第2元件区域之上的周边晶体管。上述第I元件分离区域具有埋入第I元件分离沟的底部的第I元件分离绝缘膜以及在上述第I元件分离绝缘膜与上述电极间绝缘膜之间形成的空隙。上述第2元件分离区域具有埋入第2元件分离沟中的第2元件分离绝缘膜。上述第I元件分离绝缘膜的膜质和上述第2元件分离绝缘膜的膜质不同。
【专利附图】
【附图说明】
[0008]图1是表示第I实施方式所涉及的非易失性半导体存储装置的存储单元的概略构成的立体图的一个例子；
[0009]图2是表示第I实施方式所涉及的非易失性半导体存储装置的存储单元阵列的概略构成的平面图的一个例子；
[0010]图3是表示第I实施方式所涉及的非易失性半导体存储装置的周边晶体管的概略构成的平面图的一个例子；
[0011]图4是表示第I实施方式所涉及的非易失性半导体存储装置的周边晶体管的概略构成的剖面图的一个例子；
[0012]图5是表示第I实施方式所涉及的非易失性半导体存储装置的周边晶体管的概略构成的剖面图的一个例子；
[0013]图6是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0014]图7是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0015]图8是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0016]图9是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0017]图10是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0018]图11是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0019]图12是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0020]图13是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0021]图14是是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0022]图15是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0023]图16是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0024]图17是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0025]图18是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0026]图19是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0027]图20是表示第2实施方式所涉及的非易失性半导体存储装置的制造方法的剖面图的一个例子；
[0028]图21 Ca)是第3实施方式所涉及的相当于图1的一个例子，(b)是第3实施方式所涉及的相当于图4 (b)的一个例子。【具体实施方式】
[0029]以下，参照附图对本发明的多个实施方式进行说明。另外，在各实施方式中，对于实质上相同的构成部件付与相同的符号，并省略说明。但是，附图是示意性的，厚度和平面尺寸的关系、各种厚度的比率等与现实不同。
[0030]第I实施方式
[0031]图1是表示第I实施方式所涉及的NAND型闪存装置的存储单元的概略构成的立体图的一个例子。在该图1中，在半导体基板I上，在位线方向DB形成沟道(第I元件分离沟)2，将半导体基板I分离成多个元件区域(活性区域)。另外，在存储单元的元件区域的上部形成有在存储单元上设置的存储晶体管的沟道区域以及源极/漏极区域等活性区域。此外，作为半导体基板I的材质，例如可以从S1、Ge、SiGe、SiC, SiSn, PbS, GaAs, InP、GaP、GaN> GaInAsP或者ZnSe等中选择。
[0032]然后，在沟道2上，隔着侧壁绝缘膜3埋入元件分离绝缘膜(第I元件分离绝缘膜)4。另外，侧壁绝缘膜3对于湿蚀刻处理，其蚀刻速率低(至少比元件分离绝缘膜4的蚀刻速率低)，元件分离绝缘膜4对于湿蚀刻处理，其蚀刻速率高(至少比侧壁绝缘膜3的蚀刻速率高)。作为侧壁绝缘膜3，例如使用CVD (化学汽相淀积)氧化膜和/或ALD (原子层沉积)氧化膜等。作为元件分离绝缘膜4，例如使用涂敷型氧化膜(聚硅氮烷涂敷膜)等。另外，埋入沟道2中的埋入绝缘膜的构成也并不必需是2层结构，例如，也可以是I层结构或者3层结构。此外，可以说侧壁绝缘膜3 (第I绝缘膜)具有凹槽，在该凹槽中形成了元件分离绝缘膜4 (第2绝缘膜)。
[0033]存储单元具有隧道绝缘膜、电荷积聚层、电极间绝缘膜以及控制栅极电极。此外，在元件区域AA之上，隔着隧道绝缘膜5配置有浮动栅极电极6。该浮动栅极电极6能够用作电荷积聚层。另外，作为隧道绝缘膜5，例如可以是热氧化膜，也可以是热氧氮化膜。或者，可以是CVD氧化膜，也可以是CVD氧氮化膜。或者,可以是夹着Si的绝缘膜,也可以是Si被埋入为点状的绝缘膜。浮动栅极电极6可以是掺杂了 N型杂质或者P型杂质的多晶硅,也可以是使用了 Mo、T1、W、Al或者Ta等的金属膜或聚金属膜，也可以是氮化膜。
[0034]在浮动栅极电极6之上，隔着电极间绝缘膜7，控制栅极电极8被形成在字线方向DW。另外，控制栅极电极8可以构成字线。在此，由于提高浮动栅极电极6与控制栅极电极8之间的耦合比率，因此，能够形成控制栅极电极8，以使得环绕浮动栅极电极6的侧壁。
[0035]在控制栅极电极8之上形成有覆盖绝缘膜10。另外，作为电极间绝缘膜7，例如可以使用硅氧化膜或者硅氮化膜。或者，可以是ONO膜等硅氧化膜和硅氮化膜的层叠结构。或者，可以是氧化铝或者氧化铪等高介电常数膜，也可以是硅氧化膜或者硅氮化膜等低介电常数膜和高介电常数膜的层叠结构。
[0036]控制栅极电极8可以是掺杂了 N型杂质或者P型杂质的多晶硅。或者，控制栅极电极8可以是使用了 Mo、T1、W、Al或者Ta等的金属膜或者聚金属膜。此外，作为覆盖绝缘膜10,例如可以使用硅氧化膜。
[0037]在此，通过除去埋入沟道2内的元件分离绝缘膜4的一部分，在字线方向DW上，在相邻的浮动栅极电极6间形成空隙AGl。另外，可以说空隙AGl在控制栅极电极8的下方被形成在元件分离绝缘膜4和电极间绝缘膜7之间。此外，也可以在电极间绝缘膜7的下方不除去而保留元件分离绝缘膜4、侧壁绝缘膜3。此外，元件分离绝缘膜4的上面位于比半导体基板I的表面更下方的位置。空隙AGl可以通过形成为深入沟道2来达到比浮动栅极电极6的下面更深的位置。此外，空隙AGl可以潜入控制栅极电极8之下，跨过相邻的存储单元，在沟道2内连续地形成。
[0038]此外，覆盖绝缘膜10未被完全地埋入浮动栅极电极6间，并架设在控制栅极电极8之间，从而在位线方向DB上在相邻的浮动栅极电极6之间形成空隙AG2。另外，空隙AG2能够形成为上下非对称，其上端具有尖塔形状。
[0039]另外，侧壁绝缘膜3相对于隧道绝缘膜5和元件分离绝缘膜4，可以用湿处理的蚀刻速率不同的材料构成。即，与元件分离绝缘膜4相比，用侧壁绝缘膜3的蚀刻速率低的第I药液蚀刻元件分离绝缘膜4。此外,该侧壁绝缘膜3在空隙AGl的元件分离绝缘膜4被除去之前在沟道2上延伸，覆盖隧道绝缘膜5的侧壁。
[0040]侧壁绝缘膜3可以使用致密性高的硅氧化膜，例如NSG (非掺杂硅酸盐玻璃)膜、TEOS (正硅酸乙酯)膜、HTO膜(高温氧化膜)，或者使这些致密的膜等。此外，隧道绝缘膜5和元件分离绝缘膜4也可以使用硅氧化膜。此外，作为第I药液，可以使用稀氢氟酸。
[0041]在此，通过在浮动栅极电极6之间设置空隙AG1、AG2 (例如，空气的相对介电常数大约为1)，与在浮动栅极电极6之间埋入绝缘体(例如，硅氧化膜的相对介电常数大约为
3.9)的情况相比，能够降低浮动栅极电极间的寄生电容。因此，能够降低由于浮动栅极电极间的寄生电容而引起的相邻单元间的电场的干涉，能够减小存储单元晶体管的阈值电压的分布览度。
[0042]此外，通过配 置空隙AGl直到比浮动栅极电极6的下面更深的位置，即，通过空隙AGl存在于比浮动栅极电极6的下面更低的位置，能够降低控制栅极电极8与半导体基板I之间的边缘电容。因此，能够提高浮动栅极电极6和控制栅极电极8的耦合比率，降低写入电压。
[0043]此外，通过在空隙AGl的元件分离绝缘膜4被除去时用侧壁绝缘膜3覆盖隧道绝缘膜5的侧壁，即使在元件分离绝缘膜4与隧道绝缘膜5之间不能确保湿处理的蚀刻选择比的情况下，也能够保护隧道绝缘膜5。
[0044]图2是相当于图1的平面图的图的一个例子。
[0045]在图2中，在位线方向DB形成沟道2，元件区域AA被沟道2分离。此外，在位线方向DB上，以指定间隔配置有在字线方向DW延伸的字线WLO、WL1、…，同时在字线WL0、WLU…的一端配置有选择栅极电极SG1、SG2。然后，在选择栅极电极SG1、SG2之间的元件区域AA之上分别形成位线连接器CB。
[0046]然后，沿着沟道2，空隙AGl被形成为在位线方向DB延伸。此外，在字线WL0、WLl、…之间，空隙AG2被形成为在字线方向DW延伸。
[0047]在此，空隙AGl可以潜入字线WL0、WL1、…之下，在位线方向DB跨过相邻的存储单元，在沟道2内连续地形成。此外，空隙AGl能够形成为沿着沟道2，在选择栅极电极SG1、SG2之下存在，也可以构成为沿着沟道2，在选择栅极电极SGl、SG2之下贯通。此外，空隙AG2在字线方向DW延伸，并在字线方向DW被配置在相邻的字线间。
[0048]在此，通过在选择栅极电极SG1、SG2之下也设置空隙AG1，能够降低从选择栅极电极SG1、SG2环绕沟道区域的边缘电容。因此，能够提高由栅极电场引起的沟道的控制性和驱动性。
[0049]图3是表示第I实施方式所涉及的非易失性半导体存储装置的周边晶体管的概略构成的平面图的一个例子，图4和图5是表示第I实施方式所涉及的非易失性半导体存储装置的周边晶体管的概略构成的剖面图的一个例子。另外，图4 (a)是用图3的F-F线切断的剖面图的一个例子，图4 (b)是用图3的G-G线切断的剖面图的一个例子，图5是用图3的H-H线切断的剖面图的一个例子。
[0050]在图3和图4中，周边电路区域的元件区域AA被沟道TC分离。在此，周边电路区域可配置在存储单元区域的周边。然后，在周边电路区域中，形成将半导体基板分离为多个元件区域的元件分离区域。
[0051]通过在元件区域AA之上形成隧道绝缘膜(栅极绝缘膜)5、下部栅极电极6’和上部栅极电极8’(栅极电极)，形成周边晶体管。另外，上部栅极电极8’可配置成从沟道TC之上突出，在上部栅极电极8’的突出部之上能够设置栅极连接器GC。另外，周边电路区域可设置在图2的存储单元阵列的周边。
[0052]在此，在上部栅极电极8，之下，隔着电极间绝缘膜7配置有下部栅极电极6’，在下部栅极电极6’之下配置有隧道绝缘膜5。然后，上部栅极电极8，经由在电极间绝缘膜7上形成的未图示的开口部与下部栅极电极6’电连接。此外，在上部栅极电极8’的侧壁形成有侧壁缓冲膜21。在上部栅极电极8’之上，顺序地形成TEOS膜10、SiN膜25和层间绝缘膜26。作为层间绝缘膜26，例如使用SiO2膜。这些膜可以与存储单元区域同样地形成。
[0053]另外，下部栅极电极6’能够以与浮动栅极电极6相同的材料形成，上部栅极电极8，可以以与控制栅极电极8相同的材料形成。
[0054]此外，在周边电路区域的元件分离区域上形成沟道(第2元件分离沟)TC，在该沟道TC上埋入元件分离绝缘膜(第2元件分离绝缘膜)4’，直到与浮动栅极电极6 (下部栅极电极6’)的上面大致相同的高度。即，元件分离绝缘膜4’的上面位于比下部栅极电极6’的下面更上方的位置。此外，元件分离绝缘膜4’的上面和电极间绝缘膜7的下面接触，在元件分离绝缘膜4’的电极间绝缘膜7之下没有空隙。另外，将上部栅极电极8’的栅极长度设为L，将栅极电极8’的栅极宽度设为W。
[0055]在此，元件分离绝缘膜4’与存储单元区域不同，用I层元件分离绝缘膜4’填充。该元件分离绝缘膜4’相对于元件分离绝缘膜4，可以用湿处理的蚀刻速度不同的材料构成。在此，对于由第I药液进行的湿蚀刻，元件分离绝缘膜4’的湿蚀刻速率比元件分离绝缘膜4的蚀刻速率低。
[0056]此外，如图5所示,在元件分离绝缘膜4’和隧道绝缘膜5之上,顺序地形成TEOS膜10、SiN膜25和层间绝缘膜26。作为层间绝缘膜26，例如使用SiO2膜。
[0057]根据上述的构成的本实施方式，在存储单元区域的元件分离绝缘膜上形成空隙AG1，同时在周边电路区域的元件分离绝缘膜4’上不形成空隙。即，元件分离绝缘膜4’的上面位于比上述电荷积聚层的下面更上方的位置。例如，元件分离绝缘膜4’的上面处于与上述电荷积聚层的上面大致相同的位置。由此，能够提高周边区域的元件分离绝缘膜4’的平坦性。
[0058]特别地，在周边电路区域中，元件分离绝缘膜4’的开口尺寸比存储单元区域的元件分离绝缘膜4的开口尺寸大。在此，当在周边电路区域的元件分离绝缘膜4’上形成空隙时，在元件分离绝缘膜4’之上形成凹槽，损害平坦性。其结果，在周边电路区域中，在形成上层布线时，存在发生断线的情况。在此，根据本实施方式，通过在周边电路区域的元件分离绝缘膜4’上不形成空隙，能够抑制存储单元的单元间干涉，同时防止周边电路区域的上层布线的断线。
[0059]此外，能够防止由于元件分离绝缘膜4、4’的材质而引起的电气特性的恶化。例如，当在元件分离绝缘膜中使用了聚硅氮烷时，应力成为问题。但是，在本实施方式中，在存储单元区域中，为了形成空隙AG1，除去了元件分离绝缘膜4的一部分。其结果，能够减少应力。另一方面，在周边电路区域中，由于平坦性问题，因此不形成空隙。但是，通过使用与存储单元区域不同的元件分离绝缘膜4’的材料，例如，TEOS和/或HTO等硅氧化膜，能够减少应力。其结果，能够抑制存储单元的单元间干涉，防止周边电路区域的元件破坏。
[0060]第2实施方式
[0061]图6~图20是表示第2实施方式所涉及的NAND型闪存装置的制造方法的剖面图。另外，图6 (a)~图14 (a)、图15 (e)~图20 (e)是以图2的E-E线切断的剖面图，图6(b)~图14 (b)、图15 Cf)~图20 Cf)是以图3的G-G线切断的剖面图，图15 Ca)~图20 (a)是以图2的A-A线切断的剖面图，图15 (b)~图20 (b)是以图2的B-B线切断的剖面图，图15 (c)~图20 (c)是以图2的C-C线切断的剖面图，图15 (d)~图20 (d)是以图2的D-D线切断的剖面图。
[0062]在图6中，通过使用热氧化等方法，在半导体基板I之上形成隧道绝缘膜5。然后，通过使用CVD法等方法，在隧道绝缘膜5之上将浮动栅极电极材料6’成膜，并在浮动栅极电极材料6’之上形成硬掩膜Ml。另外，作为硬掩膜M1，例如可以使用硅氧化膜、非晶硅膜、硅氮化膜、包含碳的有机膜等。
[0063]接着，执行形成存储单元区域的存储单元间的元件分离区域(沟道2、元件分离绝缘膜4)和周边电路区域的周边晶体管间的元件分离区域(沟道2’、元件分离绝缘膜4’ )的处理。在这种情况下，首先，形成存储单元区域的元件分离区域，其后形成周边电路区域的元件分离区域。
[0064]具体地，首先，如图7所示，通过使用光刻技术，在硬掩膜Ml之上形成在存储单元区域设置了开口部Kl的抗蚀剂图案Rl (另外，在周边电路区域的抗蚀剂图案Rl上没有开口部)。
[0065]接着，如图8所示，在将抗蚀剂图案Rl作为掩膜而对硬掩膜Ml进行图案化后，将该硬掩膜Ml作为掩膜，对浮动栅极电极材料6’、隧道绝缘膜5和半导体基板I进行蚀刻，从而在半导体基板I的存储单元区域上形成沟道(第1元件分离沟)2。
[0066]其后，如图9所示，通过使用CVD法等方法，覆盖沟道2的侧壁以及浮动栅极电极材料6’的侧壁，在硬掩膜Ml之上形成侧壁绝缘膜3。然后，通过使用例如涂敷的方法，沟道2整体被埋入，在侧壁绝缘膜3之上形成元件分离绝缘膜4。在这种情况下，作为元件分离绝缘膜4， 使用涂敷型氧化膜(聚硅氮烷氧化膜)。由侧壁绝缘膜3和元件分离绝缘膜4构成第I元件分离绝缘膜。
[0067]接着，如图10所示，通过使用光刻技术，在元件分离绝缘膜4之上形成在周边电路区域上设置了开口部Κ1'的抗蚀剂图案R1’(另外，在存储单元区域的抗蚀剂图案R1’上没有开口部)。[0068]接着，如图11所示，在将抗蚀剂图案R1’作为掩膜而对元件分离绝缘膜4进行图案化后，将该元件分离绝缘膜4作为掩膜，对硬掩膜Ml、浮动栅极电极材料6’、隧道绝缘膜5以及半导体基板I进行蚀刻，从而在半导体基板I的周边电路区域上形成沟道(第2元件分离沟)2’。
[0069]其后，如图12所示，通过使用CVD法等方法，沟道2’整体被埋入，在元件分离绝缘膜4之上形成元件分离绝缘膜(第2元件分离绝缘膜)4’。在这种情况下，作为元件分离绝缘膜4’，使用CVD氧化膜(例如NSG (非掺杂硅酸盐玻璃)膜、TEOS (正硅酸乙酯)膜和/或HTO膜(高温氧化膜)等)。进一步地，元件分离绝缘膜4’相对于元件分离绝缘膜4，使用湿处理的蚀刻速率不同的材料(例如蚀刻速率小的材料)构成。
[0070]接着，如图13所示，通过使用CMP等方法，对元件分离绝缘膜4、4’、硬掩膜Ml以及侧壁绝缘膜3进行平坦化，使浮动栅极电极材料6’的表面露出。
[0071]接着，如图14所示，通过使用RIE法等各向异性蚀刻，除去侧壁绝缘膜3以及元件分离绝缘膜4、4’的一部分，形成使浮动栅极电极材料6’的侧壁的一部分露出的凹部11。另外，在形成凹部11时，侧壁绝缘膜3以及元件分离绝缘膜4、4’优选地残留在比隧道绝缘膜5更上方。周边电路区域的元件分离绝缘膜4’的上面与浮动栅极电极材料6’的上面大致相同或者稍低。另一方面，存储单元区域的元件分离绝缘膜4’的上面比元件分离绝缘膜4’的上面低。这是因为元件分离绝缘膜4、4’的材质不同，在两者中产生了蚀刻速率差的缘故。另外，可以用抗蚀剂等覆盖周边电路区域，只对存储单元区域的元件分离绝缘膜4进行蚀刻。
[0072]接着，如图15所示，通过使用CVD法等方法，覆盖从浮动栅极电极材料6’的元件分离绝缘膜4、4’中露出的侧面和上面，形成电极间绝缘膜7。然后，通过使用CVD法等方法，凹部11被埋入，在电极间绝缘膜7之上将控制栅极电极材料8，成膜。
[0073]然后，通过使用CVD法等方法，在控制栅极电极材料8，之上顺序地形成覆盖绝缘膜12以及硬掩膜M2。另外，作为覆盖绝缘膜12以及硬掩膜M2，例如可以使用硅氧化膜或者硅氮化膜。然后，通过使用光刻技术，在硬掩膜M2之上形成设置有开口部K3的抗蚀剂图案R3。
[0074]接着，如图16所示，在将抗蚀剂图案R3作为掩膜而对硬掩膜M2进行图案化后，将该硬掩膜M2作为掩膜，对覆盖绝缘膜12、控制栅极电极材料8’、电极间绝缘膜7以及浮动栅极电极材料6’进行蚀刻。由此，对每个存储单元形成分离的浮动栅极电极6，同时在字线方向DW上形成隔着电极间绝缘膜7而在浮动栅极电极6之上配置的控制栅极电极8以及选择栅极电极13。在此，选择栅极电极13经由开口部K2’与其下方的浮动栅极电极6连接。
[0075]接着，如图17所示，通过使用CVD法等方法，在覆盖绝缘膜12上形成侧壁缓冲膜21以及侧壁保护膜22，以使得电极间绝缘膜7的侧面被覆盖。然后，通过使用RIE等各向异性蚀刻，对侧壁缓冲膜21以及侧壁保护膜22进行蚀刻，使元件分离绝缘膜4、4’的表面露出。另外，侧壁保护膜22相对于电极间绝缘膜7和元件分离绝缘膜4、4’，可以用湿处理的蚀刻速度不同的材料构成。即，可以选择侧壁保护膜22，以使得用与电极间绝缘膜7和元件分离绝缘膜4、4’相比侧壁保护膜22的蚀刻速率一方更高的第2药液蚀刻侧壁保护膜22。[0076]例如，元件分离绝缘膜4、4’用硅氧化膜构成，当在电极间绝缘膜7的一部分使用了硅氧化膜时，作为侧壁保护膜22，可以使用硅氮化膜。此外，作为第2药液，例如可以使用氢氟酸、热磷酸。
[0077]此外，侧壁缓冲膜21可以进行选择，以使得与侧壁保护膜22相比，针对电极间绝缘膜7的应力差更小。例如，当侧壁保护膜22用硅氮化膜构成时，作为侧壁缓冲膜21，可以
使用硅氧化膜。
[0078]接着，如图18所示，通过使用湿蚀刻(例如稀氢氟酸)等方法，除去元件分离绝缘膜4的一部分，在字线方向DW上在相邻的浮动栅极电极6之间形成空隙AG1。另外，在除去元件分离绝缘膜4的一部分的情况下，优选地，空隙AGl的上端位于比隧道绝缘膜5高的位置，空隙AGl的下端位于比隧道绝缘膜5更低的位置。
[0079]在此，周边电路区域的元件分离绝缘膜4’也与元件分离绝缘膜4 一样，被暴露在湿蚀刻的溶液中。但是，在使用稀氢氟酸的湿蚀刻中，由于使用周边电路区域的元件分离绝缘膜4’的蚀刻速率比元件分离绝缘膜4的蚀刻速率小的材料,因此,元件分离绝缘膜4’的蚀刻量很少。例如，即使大，也只是形成IOnm左右深度的凹进处的程度。即，元件分离绝缘膜4’的上部的凹进量为小于等于浮动栅极电极6的膜厚度的例如1/5左右(小于等于20%左右)。
[0080]接着，通过使用湿蚀刻等，除去电极间绝缘膜7的侧壁的侧壁保护膜22。此时，例如在侧壁保护膜22以及覆盖绝缘膜12用硅氮化膜构成的情况下，还除去覆盖绝缘膜12。
[0081]接着，如图19所示，通过使用等离子CVD等方法，在控制栅极电极8之上形成覆盖绝缘膜10，以架设在控制栅极电极8之间，并在位线方向DB上在相邻的浮动栅极电极6之间形成空隙AG2。另外，作为覆盖绝缘膜10，例如可以使用等离子TEOS膜和/或等离子SiH4膜等CVD氧化膜(硅氧化膜)。此外，当在控制栅极电极8之上形成覆盖绝缘膜10时，为了空隙AG1、AG2未被埋入覆盖绝缘膜10，设定为覆盖差的条件。另外，周边电路区域的元件分离绝缘膜4’的上部的凹进量由于小于等于IOnm左右，因此，在元件分离绝缘膜4’和控制栅极电极8之上形成的覆盖绝缘膜10变成平坦性很好的膜。
[0082]此外，在空隙AGl的元件分离绝缘膜4被除去之前，通过用侧壁绝缘膜22覆盖隧道绝缘膜5以及电极间绝缘膜7的侧壁，即使当在元件分离绝缘膜4、隧道绝缘膜5和电极间绝缘膜7之间不能确保湿处理的蚀刻选择比时，也能够保护隧道绝缘膜5和电极间绝缘膜7。
[0083]以下，如图20所示，在覆盖绝缘膜10之上，例如通过使用CVD法来顺序地形成硅氮化膜25以及硅氧化膜26。其后，使用公知的技术形成布线等(未图示)。
[0084]根据上述的构成的本实施方式，使用例如湿处理时的元件分离绝缘膜4’的蚀刻速率比元件分离绝缘膜4的蚀刻速率小的材料，以使得埋入存储单元区域的沟道2中的元件分离绝缘膜4的膜质与埋入周边电路区域的沟道2’中的元件分离绝缘膜4’的膜质不同。其结果，当除去存储单元区域的元件分离绝缘膜4的一部分而形成空隙AGl时，能够减少周边电路区域的元件分离绝缘膜4’的凹进量。由此，由于周边电路区域的元件分离绝缘膜4’的平坦性提高，因此，能够防止由于元件分离绝缘膜4、4’的材质而引起的电气特性的恶化。此外，在形成空隙AGl的步骤中，并不需要用抗蚀剂等保护周边电路区域的元件分离绝缘膜4’。其结果，能够简化步骤。[0085]第3实施方式
[0086]图21 (a)是表示第3实施方式涉及的NAND型闪存装置的存储单元的概要构成的立体图的一个例子，图21 (b)是表示第3实施方式所涉及的NAND型闪存装置的周边晶体管的概略构成的剖面图的一个例子。另外，图21 (b)相当于沿着图3的F-F线的剖面图。
[0087]在该图21 Ca)中，在半导体基板上I在位线方向DB形成沟道2，在半导体基板I上形成的存储单元的元件区域被分离。然后，在沟道2的侧壁形成侧壁绝缘膜3。
[0088]此外，在半导体基板I之上的元件区域中，隔着隧道绝缘膜5对每个存储单元形成浮动栅极电极6。在浮动栅极电极6之上，隔着电极间绝缘膜7在字线方向DW形成有控制栅极电极8。在控制栅极电极8之上形成覆盖绝缘膜10。
[0089]在此，在字线方向DW上在相邻的浮动栅极电极6之间，形成有空隙AG1，以达到沟道2的底部的侧壁绝缘膜3。该空隙AGl可以潜入控制栅极电极8之下，跨过相邻的存储单元，在沟道2内连续地形成。
[0090]在此，在图21 (a)的例子中，存储单元区域的元件分离绝缘膜也变成单层。S卩，在第I实施方式中，可以说变成元件分离绝缘膜4被完全除去的状态。另外，侧壁绝缘膜3和周边电路区域的元件分离绝缘膜4’可以是相同的材料，也可以是不同的材料。
[0091 ] 此外，覆盖绝缘膜10通过未被完全埋入浮动栅极电极6之间并架设在控制栅极电极8之间，在位线方向DB上在相邻的浮动栅极电极6之间形成空隙AG2。
[0092]在此，通过形成空隙AGl以深入到沟道2的底部，能够降低控制栅极电极8与半导体基板I之间的边缘电容。因此，能够提高浮动栅极电极6和控制栅极电极8的耦合比率，降低写入电压。
[0093]另外，在形成空隙AGl以深入到沟道2的底部时，优选地，与隧道绝缘膜5、电极间绝缘膜7和沟道2’内的元件分离绝缘膜4’相比，对于湿处理，用蚀刻速率高的材料构成沟道2内的元件分离绝缘膜。例如,在隧道绝缘膜5、电极间绝缘膜7和元件分离绝缘膜4’是硅氧化膜的情况下，作为沟道2内的元件分离绝缘膜4，使用硅氮化膜。在此，在图18的步骤中，使用热磷酸进行湿蚀刻。其结果，能够完全除去元件分离绝缘膜4。如果是这样的构成，则即使在完全除去沟道2内的埋入绝缘膜的情况下，也能够抑制隧道绝缘膜5、电极间绝缘膜7和元件分离绝缘膜4’的蚀刻损伤。
[0094]此外，与第I实施方式相同，在存储单元区域的元件分离绝缘膜上形成空隙AG1，同时在周边电路区域的元件分离绝缘膜4’上不形成空隙。即，元件分离绝缘膜4’的上面位于比上述电荷积聚层的下面更上方的位置。例如，元件分离绝缘膜4’的上面处于与上述电荷积聚层的上面大致相同的位置。由此，能够提高周边电路区域的元件分离绝缘膜4’的平坦性。
[0095]其它实施方式
[0096]除了以上说明的多个实施方式外，还可以采用以下的构成。
[0097]在上述的各实施方式中，作为周边电路区域的沟道2’内的元件分离绝缘膜4’，使用了单层膜，但并不限于此，也可以通过在沟道2’内形成薄膜，使用多层膜作为元件分离绝缘膜4’。
[0098]虽然说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，并不意味着限定发明的范围。这些新的实施方式可以用其它各种形式实施，在不脱离发明的主旨的范围中，可以进行各种省略、置换、变更。这些实施方式和/或其变形包含在发明的范围和主旨中同时也包含在权利要求书所述的发明及其等同的范围中。
【权利要求】
1.一种半导体装置，其特征在于，包括: 半导体基板； 第I元件分离区域，其将上述半导体基板分离为多个第I元件区域； 多个存储单元，其在上述第I元件区域之上顺序地层叠隧道绝缘膜、电荷积聚层、电极间绝缘膜和控制栅极电极； 第2元件分离区域，其在设置了上述多个存储单元的存储单元阵列的周边的周边电路区域中，将上述半导体基板分离为多个第2元件区域；以及 周边晶体管，其在上述第2元件区域之上顺序地层叠栅极绝缘膜、栅极电极； 其中，上述第I元件分离区域具有埋入第I元件分离沟的底部的第I元件分离绝缘膜和在上述第I元件分离绝缘膜与上述电极间绝缘膜之间形成的空隙； 上述第2元件分离区域具有埋入第2元件分离沟中的第2元件分离绝缘膜； 上述第I元件分离绝缘膜的膜质与上述第2元件分离绝缘膜的膜质不同。
2.根据权利要求1所述的半导体装置，其中， 上述第I元件分离绝缘膜和 上述第2元件分离绝缘膜使用湿蚀刻处理的蚀刻速率不同的材料。
3.根据权利要求1所述的半导体装置，其中， 上述第2元件分离绝缘膜的凹进量小于等于上述电荷积聚层的膜厚度的20%。
4.根据权利要求1所述的半导体装置，其中， 上述第2元件分离绝缘膜使用单层膜。
5.根据权利要求4所述的半导体装置，其中， 上述第I元件分离绝缘膜包括具有凹槽的第I绝缘膜和在上述凹槽之中形成的第2绝缘膜。
6.根据权利要求1所述的半导体装置，其中， 上述第I元件分离绝缘膜的上面位于比上述电荷积聚层的下面更下方的位置； 上述第2元件分离绝缘膜的上面位于比上述电荷积聚层的下面更上方的位置。
7.根据权利要求1所述的半导体装置，其中， 作为上述第I元件分离绝缘膜，使用涂敷型氧化膜； 作为上述第2元件分离绝缘膜，使用CVD氧化膜。
8.根据权利要求1所述的半导体装置，其中， 上述空隙的上端位于比上述隧道绝缘膜更高的位置，上述空隙的下端位于比上述隧道绝缘膜更低的位置。
9.根据权利要求1所述的半导体装置，还包括: 侧壁绝缘膜，其形成为覆盖上述第I元件分离沟的侧壁，并具有凹槽； 上述第I元件分离绝缘膜形成在上述侧壁绝缘膜的凹槽上。
10.根据权利要求9所述的半导体装置，其中， 上述第I元件分离绝缘膜和上述侧壁绝缘膜使用湿蚀刻处理的蚀刻速率不同的材料。
11.根据权利要求1所述的半导体装置，其中， 上述周边晶体管的上述栅极电极构成为包括下部栅极电极和上部栅极电极； 上述第2元件分离绝缘膜的上面位于与上述下部栅极电极的上面大致相同的位置。
12.根据权利要求1所述的半导体装置，其中， 在上述存储单元的位线方向，在相邻的上述电荷积聚层之间形成第2空隙。
13.根据权利要求12所述的半导体装置，其中， 上述第2空隙被形成为上下非对称，其上端为尖塔形状。
14.根据权利要求1所述的半导体装置，其中， 在上述第I元件分离区域中，上述空隙被形成为深入到上述第I元件分离沟的底部。
15.根据权利要求14所述的半导体装置，还包括: 侧壁绝缘膜，其被形成为覆盖上述第I元件分离沟的侧壁。
16.根据权利要求15所述的半导体装置，其中， 作为上述第I元件分离绝缘膜，使用硅氮化膜， 作为上述第2元件分离绝缘膜，使用硅氧化膜。
17.一种半导体装置的制造方法，其特征在于，包括: 在半导体基板之上 ，隔着隧道绝缘膜而将浮动栅极电极材料成膜的步骤； 在掩蔽周边电路区域的状态下，在存储单元区域中，隔着上述浮动栅极电极材料和上述隧道绝缘膜而在上述半导体基板上形成第I元件分离沟的步骤； 在上述第I元件分离沟内形成第I元件分离绝缘膜的步骤； 在掩蔽上述存储单元区域的状态下，在上述周边电路区域中，隔着上述浮动栅极电极材料和上述隧道绝缘膜而在上述半导体基板上形成第2元件分离沟的步骤； 在上述第2元件分离沟内形成与上述第I元件分离绝缘膜的膜质不同的膜质的第2元件分离绝缘膜的步骤； 在上述第I元件分离绝缘膜、上述第2元件分离绝缘膜和上述浮动栅极电极之上形成电极间绝缘膜的步骤； 在上述电极间绝缘膜之上将控制栅极电极材料成膜的步骤；以及 通过除去上述第I元件分离绝缘膜的一部分来在上述电荷积聚层间形成空隙的步骤。
18.根据权利要求17所述的半导体装置的制造方法，其中， 上述第I元件分离绝缘膜和上述第2元件分离绝缘膜使用湿蚀刻处理的蚀刻速率不同的材料； 在上述电荷积聚层间形成空隙的步骤中，将上述第I元件分离绝缘膜和上述第2元件分离绝缘膜同时暴露在蚀刻溶液中。
19.根据权利要求18所述的半导体装置的制造方法，其中， 在上述电荷积聚层间形成空隙的步骤中，上述第2元件分离绝缘膜的凹进量小于等于上述电荷积聚层的膜厚度的20%。
20.根据权利要求17所述的半导体装置的制造方法，其中， 在上述电荷积聚层间形成空隙的步骤中，通过除去上述第I元件分离绝缘膜的全部，上述空隙深入到上述第I元件分离沟槽的底部。
【文档编号】H01L27/115GK104009040SQ201310399689
【公开日】2014年8月27日 申请日期:2013年9月5日 优先权日:2013年2月22日
【发明者】坂口武史, 杉山裕和, 藤井详久, 五月女真一, 渡部忠兆, 松野光一, 甲斐直树 申请人:株式会社 东芝