半导体装置以及半导体装置的制造方法
【专利摘要】本发明提供半导体装置以及半导体装置的制造方法，高耐压/低导通电压，且抑制了闩锁现象的产生。所述半导体装置具有：p型集电区；n型漂移区，其配置于集电区上；p型基区，其配置于漂移区上；n型发射区，其配置于基区上；栅氧化膜，其配置于从发射区的上表面延伸而贯穿发射区以及基区的槽的底面及侧表面；以及栅电极，其隔着栅氧化膜与基区相对地嵌入到槽的内部，其中，基区的下表面的位置在与栅氧化膜接触的区中比离开栅氧化膜的区浅。
【专利说明】半导体装置以及半导体装置的制造方法
【技术领域】
[0001]本发明涉及具有IGBT结构的半导体装置以及半导体装置的制造方法。
【背景技术】
[0002]绝缘栅型双极晶体管(IGBT)具有高输入阻抗、低导通电压，因此，在电动机驱动电路等中使用。但是，在IGBT中，耐压和导通电压处于权衡的关系。
[0003]因此，为了较高地保持耐压，并降低导通电压而提出有各种各样的方法。例如，提出有在基区和漂移区之间形成载流子蓄积层的方法(例如，参考专利文献I)。根据该结构，公开了如下内容:在载流子蓄积层与漂移区之间的界面附近蓄积载流子，能够较高地保持耐压并降低导通电压。
[0004]【专利文献I】日本特开平8-316479号公报
[0005]但是，虽然优选导通电压下降，但是，由于提高载流子蓄积层的杂质浓度，载流子蓄积层的耗尽层难以变宽而导致耐压下降。由此，很难提高耐压和导通电压两者。此外，在IGBT结构的半导体装置中，存在由于寄生晶体管的产生而产生闩锁现象的问题。
【发明内容】
[0006]鉴于上述问题，本发明的目的在于提供一种高耐压/低导通电压，且抑制了闩锁现象的产生的半导体装置以及半导体装置的控制方法。
[0007]根据本发明的一个方面，提供一种半导体装置，其具有:(I) P型集电区；(2) η型漂移区，其配置于集电区上；(3)ρ型基区，其配置于漂移区上；(4)η型发射区，其配置于基区上；(5)栅氧化膜，其配置于从发射区的上表面延伸而贯穿发射区及基区的槽的底面及侧表面；以及(6)栅电极，其隔着栅氧化膜与基区相对而嵌入到槽的内部，基区的下表面的位置在与栅氧化膜接触的区中比离开栅氧化膜的区浅。
[0008]根据本发明的另一个方面，提供一种半导体装置，其具有:(1)ρ型集电区；(2)η型漂移区，其配置于集电区上；(3)ρ型基区，其配置于漂移区上；(4)η型发射区，其配置于基区上；(5)栅氧化膜，其配置于从发射区的上表面延伸而贯穿发射区及基区的槽的底面及侧表面；以及(6)栅电极，其隔着栅氧化膜与基区相对而嵌入到槽的内部，所述半导体装置具有基区的杂质浓度随着离开栅氧化膜而变高的部分。
[0009]根据本发明的另一个方面，提供一种半导体装置的制造方法，包括如下步骤:(I)通过杂质扩散法或外延生长法，在η型漂移区上形成P型基区；(2)在基区上形成η型发射区；(3)形成从发射区的上表面延伸而贯穿发射区及基区的槽；(4)通过对槽的内壁进行氧化而形成栅氧化膜，将基区中的与栅氧化膜接触的区的P型杂质取入到栅氧化膜中，从而使基区中的与栅氧化膜接触的区的下表面的位置比其他区浅；以及(5)嵌入到槽的内部而形成栅电极。
[0010]根据本发明，可提供一种高耐压/低导通电压，且抑制了闩锁现象的产生的半导体装置以及半导体装置的控制方法。【专利附图】
【附图说明】
[0011]图1是表示本发明第I实施方式涉及的半导体装置的结构的示意性剖面图。
[0012]图2是用于说明本发明第I实施方式涉及的半导体装置的制造方法的示意性步骤剖面图(其一)。
[0013]图3是用于说明本发明第I实施方式涉及的半导体装置的制造方法的示意性步骤剖面图(其二)。
[0014]图4是用于说明本发明第I实施方式涉及的半导体装置的制造方法的示意性步骤剖面图(其三)。
[0015]图5是用于说明本发明第I实施方式涉及的半导体装置的制造方法的示意性步骤剖面图(其四)。
[0016]图6是表示本发明第2实施方式涉及的半导体装置的结构的示意性剖面图。
[0017]图7是表示本发明第2实施方式涉及的半导体装置的其他结构的示意性剖面图。
[0018]图8是表示本发明第2实施方式的第I变形例涉及的半导体装置的结构的示意性剖面图。
[0019]图9是表示本发明第2实施方式的第2变形例涉及的半导体装置的结构的示意性剖面图。
[0020]符号说明
[0021]1:半导体装置；10:集电区；20:漂移区；25:载流子蓄积区；30:基区；40:发射区；50:栅氧化膜；55:槽；60:栅电极；70:层间绝缘膜；80:发射电极；90:集电极；100 --沟道区。
【具体实施方式】
[0022]下面参见附图，说明本发明的实施方式。在以下附图的描述中，对相同或相似部分赋予相同或相似的符号。其中，附图为示意性内容，应注意厚度与平面尺寸的关系、各部的长度比率等与实际情况不同。因此，应参考以下说明来判断具体的尺寸。此外，当然在附图间也包含彼此尺寸关系和比率不同的部分。
[0023]另外，如下所示的实施方式是用于具体表现本发明的技术思想的装置和方法的例示，本发明的技术思想不以下述内容限定构成部件的形状、结构、配置等。本发明的实施方式能够在权利保护的范围内实施各种变更。
[0024](第I实施方式)
[0025]如图1所示，本发明的第I实施方式的半导体装置I具有:p型集电区10 ；n型漂移区20，其配置于集电区10上；p型基区30，其配置于漂移区20上；n型发射区40，其配置于基区30上；栅氧化膜50，其配置于从发射区40的上表面延伸而贯穿发射区40及基区30的槽的底面及侧表面；以及栅电极60，其隔着栅氧化膜50与基区30相对而嵌入到槽的内部。
[0026]半导体装置I是绝缘栅型双极晶体管(IGBT)，且与栅电极60相对的基区30的表面是沟道区100。此外，在栅电极60的上表面配置有层间绝缘膜70，在层间绝缘膜70上配置有与发射区40及基区30连接的发射电极80。[0027]并且，如图1所示，在观察基区30与漂移区20之间的界面时，与栅氧化膜50的侧壁接触的区中的基区30的下部的位置(距基区30的上表面的距离Dl)形成为比离开栅氧化膜50的区中的基区30的下部的位置(距基区30的上表面的距离D2)浅。其中，存在1.2< D2/(D2-D1) < 40 的关系。更优选的是，4 < D2/(D2_D1) < 10。
[0028]另外，在基区30的与栅氧化膜50接触的区中，相比于离开栅氧化膜50的区、即栅氧化膜50与栅氧化膜50之间的区，杂质浓度低。也就是说，半导体装置I具有基区30的杂质浓度随着离开栅氧化膜50而变高的部分。并且，基区30的杂质浓度高处为5 X IO16?I X IO13CnT3左右。另外，基区30的杂质浓度越低，距离Dl与距离D2之差越大。
[0029]说明半导体装置I的动作。向发射电极80和集电极90间施加预定的集电极电压，向发射电极80和栅电极60之间施加预定的栅电压。例如，集电极电压在300V?1600V左右，栅电压在IOV?20V左右。由此，当使半导体装置I为导通状态时，沟道区100从P型反转为η型，形成沟道。电子从发射电极80通过所形成的沟道，注入到漂移区20。由于该注入后的电子，集电区10与漂移区20之间正偏，从集电极90经由集电区10，空穴(孔)按照漂移区20、基区30的顺序移动。当进一步增加电流时，距离集电区10的空穴增加，空穴蓄积到基区30的下方。其结果是，通过电导调制使导通电阻下降。
[0030]当使半导体装置I从导通状态变成截止状态时，使栅电压低于阈值电压，例如，将栅电压控制成与发射电极相同的接地电位或者反偏而消除沟道区100。由此，电子从发射电极80向漂移区20的注入停止。由于集电极90的电位高于发射电极80，因此，耗尽层从基区30与漂移区20之间的界面扩展，并且，蓄积到漂移区20的空穴脱漏到发射电极80。
[0031]在具有IGBT结构的半导体装置I中，导通电压在由发射区40和基区30形成的ρη结的状态下，由基区30所产生的沟道的宽度和沟道长度确定。形成沟道的区是基区30的隔着栅氧化膜50与栅电极60相对的区，但是，在图1所示的半导体装置I中，在与栅氧化膜50接触的区中基区30相比于离开栅氧化膜50的区浅，因此，沟道区100短。因此，沟道阻抗下降。
[0032]此外，基区30的浓度在邻近栅氧化膜50的区低，因此，沟道宽度容易变宽，能够降低沟道阻抗。从而，能够降低半导体装置I的导通电压。
[0033]另外，在IGBT结构的半导体装置I中，电子从发射区40经由形成于基区30的沟道流入到漂移区20，与此相对应，空穴从漂移区20流入基区30，并移动到发射区40。此时，空穴沿着发射区40的下表面以及侧表面移动的量多，或者移动距离长时，在基区30产生明显的电动势，基区30和发射区40正偏。因此，产生从发射区40不经由沟道而流入漂移区20的电子。也就是说，发射区40和基区30/漂移区20中产生的寄生晶体管导通，产生无法由栅电压控制的电流流过的闩锁现象。
[0034]但是，在图1所示的半导体装置I中，基区30的下表面向下部凸出的曲面形状。因此，相比于集电区10的栅氧化膜50附近，在离开栅氧化膜50的区、即分别形成了栅电极60的槽间的区中，集电区10与基区30之间的距离短。其结果是，空穴在基区30的相比于栅氧化膜50附近、离开栅氧化膜50的区中移动。因此，沿着发射区40的下表面和侧表面移动的空穴的量被抑制。沿着发射区40移动的空穴的量越多，且空穴沿着发射区40的移动距离越长，容易产生上述闩锁现象。因此，在空穴在离开发射区40的区中移动的半导体装置I中，能够抑制闩锁现象的产生。[0035]如上述所说明地，根据本发明的第I实施方式的半导体装置1，能够提供一种高耐压/低导通电压，且抑制了闩锁现象的产生的半导体装置。
[0036]采用图2?图5说明本发明的第I实施方式的半导体装置I的制造方法。另外，以下所述的制造方法只是一个例子，包含该变形例，当然也能够通过除此以外的各种制造方法实现。
[0037]如图2所示，在层叠在P型集电区10上的η型漂移区20上，通过杂质扩散法或者外延生长法，形成P型基区30。例如，通过杂质扩散法，从漂移区20的上表面通过离子注入法将P型杂质注入到漂移区20后，进行基于退火处理的扩散，基区30实质上以同样的厚度形成。基区30中的P型杂质例如是硼(B)。接着，如图3所示，在基区30的上表面的一部分上例如采用离子注入法和扩散形成η+型发射区40。
[0038]通过光刻技术和蚀刻技术，采用配置在发射区40上的具有开口部的掩模，形成从发射区40的上表面延伸而贯穿发射区40和基区30，且前端到达漂移区20的槽55。槽55的底面实质上是平坦的。并且，如图4所示，在槽55的内壁上形成栅氧化膜50。例如，通过热氧化法形成氧化硅(SiO2)膜。
[0039]此时，基区30中的与栅氧化膜50接触的区的P型杂质被取入到栅氧化膜50中。因此，在栅氧化膜50附近的基区30的杂质浓度降低。也就是说，越离开栅氧化膜50，基区30的杂质浓度越高。其结果是，基区30的厚度在栅氧化膜50附近的区变薄，在离开栅氧化膜50的区变厚。
[0040]进而，通过杂质扩散法形成的基区30形成为相比于上表面附近的区，在下表面附近的区中杂质浓度低。因此，当基区30中的P型杂质被取入到栅氧化膜50中时，在栅氧化膜50附近，基区30的下表面附近的P型杂质浓度尤其变低。该区的P型杂质浓度消除造成的结果是，基区30的与栅氧化膜50接触的区的下表面的位置变得比其他区浅。由此，如图5所示，基区30的下表面变成向下部凸出的曲面形状。
[0041]另外，槽55的壁面粗糙，因此，也可在氧化一下之后去除氧化膜，然后形成栅氧化膜50。此时，在至少一个氧化膜形成时，产生上述现象。
[0042]之后，形成栅电极60。例如，将添加了杂质的多晶硅膜嵌入到槽的内部，通过化学机械研磨(CMP)等研磨步骤，如图5所示地，使基区30的表面平坦化后形成栅电极60。进而，在栅电极60上形成了层间绝缘膜70之后，在层间绝缘膜70上形成与发射区40和基区30连接的发射电极80。进而，在集电区10的背面上形成集电极90，从而完成图1所示的半导体装置I。
[0043]如上述所说明地，根据本发明的第I实施方式涉及的半导体装置的制造方法，制造如下的半导体装置1:基区30的下表面的位置在与栅氧化膜50接触的区中比离开栅氧化膜50的区浅，并且，具有越离开栅氧化膜50，基区30的杂质浓度越高的部分。其结果是，能够得到一种高耐压/低导通电压，且抑制了闩锁现象的产生的半导体装置I。
[0044]另外，关于栅氧化膜50的杂质的吸收/排出(杂质的分离效果)，几乎可以忽略基板的表面方向的影响，能够得到均匀的形状。例如，通过扩散，形成向下部凸出的曲面形状的基区30时，有时形成槽55的掩模和形成基区30的掩模之间的错位会导致沟道长度变化，并产生由此带来的导通电压的偏差。但是，根据本发明的实施方式的制造方法，能够使基区30的形状均匀，因此，能够抑制导通电压的偏差。[0045](第2实施方式)
[0046]如图6所示，本发明的第2实施方式涉及的半导体装置I还具有配置在漂移区20与基区30之间的、杂质浓度高于漂移区20的η型载流子蓄积区25，这正是与图1所示的半导体装置I的不同之处。
[0047]在载流子蓄积区25中，与基区30相反，在与栅氧化膜50接触的区中，杂质浓度比离开栅氧化膜50的区高。也就是说，载流子蓄积区25的杂质浓度随着离开栅氧化膜而变低。并且，载流子蓄积区25的杂质浓度高处为5Χ IO14?5Χ IO16CnT3左右。
[0048]此外，基区30的下表面的位置在与栅氧化膜50接触的区中比离开栅氧化膜50的区浅，因此，在载流子蓄积区25的下表面看起来平坦时，载流子蓄积区25的膜厚形成为，在栅氧化膜50附近厚，在离开栅氧化膜50的区中薄。也就是说，假设载流子蓄积区25的从下表面到上限之间的距离在栅氧化膜50附近为距离dl，在离开栅氧化膜50的区中为距离d2，则dl > d2。另外，载流子蓄积区25的杂质浓度越低，距离dl与距离d2之差越大。
[0049]在具有载流子蓄积区25的IGBT中，在载流子蓄积区25与漂移区20之间的界面附近蓄积载流子。载流子蓄积区25与漂移区20的杂质浓度之差越大，越在载流子蓄积区25蓄积空穴。
[0050]载流子蓄积区25例如如下地形成。即，在漂移区20上，通过杂质扩散法或者外延生长法，形成载流子蓄积区25以及基区30。例如，通过扩散同时从相同的上表面形成载流子蓄积区25和基区30。载流子蓄积区25的杂质决定原子例如可采用磷(P)。接着，如参考图3所说明地，在基区30的上表面的一部分上例如采用离子注入法和扩散形成n+型发射区40。
[0051]接着，形成贯穿基区30，到达载流子蓄积区25的槽。并且，如参考图4所说明地，在槽55的内壁上形成栅氧化膜50。此时，基区30中的与栅氧化膜50接触的区的P型杂质取入到栅氧化膜50中，同时，载流子蓄积区25的形成栅氧化膜50的区的η型杂质被压出到与栅氧化膜50接触的区的载流子蓄积区25中。因此，栅氧化膜50附近的载流子蓄积区25的杂质浓度变高。也就是说，载流子蓄积区25的杂质浓度随着离开栅氧化膜50而变低。
[0052]另外，即便从与基区30相同的面注入杂质，也可如嵌入层形成那样，在杂质注入后采用外延形成法形成载流子蓄积区25。在图6中，示出了载流子蓄积区25的下表面位于槽的底部的下方的例子。
[0053]为了使槽55的深度方向不沿着基板的结晶轴，例如，对于槽55的宽度，也可以设置成，越深，越宽或者越窄，使槽55的侧壁不沿着基板的结晶轴。通过使槽55的侧壁不沿着基板的结晶轴，能够提高基板的强度。此外，从沿着栅氧化膜50的基区30的面均匀地压出η型杂质的磷等，因此，能够改变基区30的下表面的曲面形状的圆弧角度。
[0054]如图7所示，载流子蓄积区25的下表面位于形成了栅氧化膜50的槽的底部的上方的情况下，栅氧化膜50附近的载流子蓄积区25的杂质浓度高于离开栅氧化膜50的载流子蓄积区25的区，剖面形状看似在栅氧化膜50附近隐藏在槽的下方。也就是说，载流子蓄积区25的下表面为向上部凸出的曲面形状。
[0055]空穴由于较容易流过载流子蓄积区25的杂质浓度低的区，因此，在栅氧化膜50附近空穴较容易蓄积，空穴容易移动多形成了栅氧化膜50的槽之间。也就是说，空穴在离开栅氧化膜50的区中移动。因此，沿着栅氧化膜50移动，然后沿着发射区40的下表面以及侧表面移动的空穴变少。从另一角度来说，离开栅氧化膜50而移动的空穴增加，以沿着发射区40的方式移动的空穴的量减少，或者移动距离变短。其结果是，抑制闩锁现象的产生。
[0056]此外，与栅氧化膜50接触的区中的载流子蓄积区25的厚度比离开栅氧化膜50的载流子蓄积区25的区厚。因此，离开栅氧化膜50的区相比于沿着栅氧化膜50的区，空穴更容易移动。因此，能够实现更难产生闩锁现象的半导体装置I。
[0057]另外，载流子蓄积区25的厚度也可在栅氧化膜50附近以外的区一样。此外，载流子蓄积区25也可通过杂质扩散法形成，因此，也可以形成载流子蓄积区25，使杂质浓度以从载流子蓄积区25的中心朝向周边减少的方式正规分布。
[0058](第I变形例)
[0059]载流子蓄积区25也可以不沿着栅氧化膜50形成。即，载流子蓄积区25不配置于有源区的基区30的整个下表面，而是例如图8所示，也可以从栅氧化膜50离开地配置载流子蓄积区25。
[0060]图8是仅在发射电极80与基区30连接的正下方设置了载流子蓄积区25的结构。在图8中，如众所周知的嵌入层那样地形成载流子蓄积区25，但是，也可以与基区30相同地从基板的上表面通过杂质扩散法形成。通过如此地设置载流子蓄积区25，有效地提高载流子蓄积区25与漂移区20的界面附近的空穴的蓄积效果，并通过在夹持在栅电极60之间的区设置不存在载流子蓄积区25的区，使耗尽层从该部分起变宽，因此，也能够良好地确保耐压。进而，即便是图8所示的半导体装置1，由于基区30较薄，因此，空穴在离开栅氧化膜50的区的基区30中移动。因此，能够抑制闩锁现象的产生。
[0061](第2变形例)
[0062]在形成发射电极80之前，如图9所示地对基区30的上表面进行蚀刻，例如也可以形成槽，使层间绝缘膜70的下表面和基区30的上表面为相同平面程度。也就是说，在发射电极40的侧表面不存在基区30。此时的槽的深度以通过蚀刻而后退的面为基准，未被蚀刻的区也以该面的延长线上为基准。
[0063](其他实施方式)
[0064]如上所述，本发明由上述实施方式记载，但是，构成该公开的一部分的论述以及附图不应该理解为是对本发明的限定。本领域技术人员根据该公开清楚各种替代实施方式、实施例以及通用技术。
[0065]在已经论述的实施方式的说明中，示出了基区30的下表面与载流子蓄积区25的上表面接触的例子。但是，基区30和载流子蓄积区25也可以上下离开地配置。例如，也可在基区30和载流子蓄积区25之间配置与漂移区20相同程度的杂质浓度的P型半导体区。不过，从提高耐压的观点来看，优选载流子蓄积区25与基区30接触。
[0066]另外，也可在栅氧化膜50之间的离开栅氧化膜50的位置处形成下表面比基区30深的P型半导体区。该P型半导体区作为所谓的深P (DEEP-P)区进行工作，通过使空穴在P型半导体区中移动，能够抑制闩锁现象的产生。
[0067]由此，本发明当然包含此处没有记载的各种各样的实施方式等。因此，根据上述说明，仅通过妥当的权利要求书涉及的发明特定事项就可确定本发明的技术范围。
【权利要求】
1.一种半导体装置，其特征在于具有: P型集电区； η型漂移区，其配置于所述集电区上； P型基区，其配置于所述漂移区上； η型发射区，其配置于所述基区上； 栅氧化膜，其配置于如下槽的底面及侧表面，该槽是从所述发射区的上表面延伸而贯穿所述发射区及所述基区来形成的；以及 栅电极，其隔着所述栅氧化膜与所述基区相对地嵌入到所述槽的内部， 所述基区的下表面的位置在与所述栅氧化膜接触的区中比离开所述栅氧化膜的区浅。
2.根据权利要求1所述的半导体装置，其特征在于， 该半导体装置还具有η型载流子蓄积区，该η型载流子蓄积区配置于所述漂移区与所述基区之间的至少一部分中，且杂质浓度高于所述漂移区。
3.根据权利要求2所述的半导体装置，其特征在于， 所述载流子蓄积区与所述栅氧化膜接触，所述载流子蓄积区的上表面的位置在与所述栅氧化膜接触的区中比离开所述栅氧化膜的区浅。
4.根据权利要求2或3所述的半导体装置，其特征在于， 所述载流子蓄积区的下表面相比于所述槽的底部位于下方。`
5.根据权利要求3所述的半导体装置，其特征在于， 所述槽的底部相比于所述载流子蓄积区的下表面的与所述栅氧化膜接触的位置位于下方， 所述载流子蓄积区的下表面的位置在与所述栅氧化膜接触的区比离开所述栅氧化膜的区深。
6.一种半导体装置，其特征在于具有: P型集电区； η型漂移区，其配置于所述集电区上； P型基区，其配置于所述漂移区上； η型发射区，其配置于所述基区上； 栅氧化膜，其配置于如下槽的底面及侧表面，该槽是从所述发射区的上表面延伸而贯穿所述发射区及所述基区来形成的；以及 栅电极，其隔着所述栅氧化膜与所述基区相对地嵌入到所述槽的内部， 该半导体装置具有所述基区的杂质浓度随着离开所述栅氧化膜而变高的部分。
7.根据权利要求6所述的半导体装置，其特征在于， 该半导体装置还具有η型载流子蓄积区，该η型载流子蓄积区配置于所述漂移区与所述基区之间的至少一部分中，且杂质浓度高于所述漂移区， 该半导体装置具有所述载流子蓄积区的杂质浓度随着离开所述栅氧化膜而变低的部分。
8.一种半导体装置的制造方法，其特征在于包括如下步骤: 通过杂质扩散法或外延生长法，在η型漂移区上形成P型基区； 在所述基区上形成η型发射区；形成从所述发射区的上表面延伸而贯穿所述发射区及所述基区的槽； 通过对所述槽的内壁进行氧化而形成栅氧化膜，将所述基区中的与所述栅氧化膜接触的区的P型杂质取入到所述栅氧化膜中，从而使所述基区的与所述栅氧化膜接触的区的下表面的位置比其他区浅；以及 嵌入到所述槽的内部而形成栅电极。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于， 该制造方法还包括如下步骤:在形成所述基区之前，通过杂质扩散法或外延生长法，在所述漂移区上形成杂质浓度高于所述漂移区的η型载流子蓄积区， 以所述槽的底部的位置比所述载流子蓄积区的上表面深的方式形成所述槽。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于， 以到达所述载流子蓄积区的方式形成所述槽， 通过对所述槽的内壁进行氧化而形成所述栅氧化膜，将所述载流子蓄积区中的与所述栅氧化膜接触的区的η型杂质压出到离开所述栅氧化膜的区，从而使所述载流子蓄积区的与所述栅氧化膜接触的区的·上表面的位置比其他区浅。
【文档编号】H01L29/10GK103715237SQ201310426420
【公开日】2014年4月9日 申请日期:2013年9月18日 优先权日:2012年10月4日
【发明者】鸟居克行 申请人:三垦电气株式会社