半导体基板及其制造方法
【专利摘要】一种半导体基板及其制造方法，该制造方法包括以下步骤：提供一半导体基材，该半导体基材具有多个深沟槽；在该半导体基材上形成多个绝缘结构，每一个绝缘结构具有一隔离部和一突出部，该隔离部位于深沟槽内，该突出部位于隔离部上且突出部的溢出部分覆盖半导体基材，且相邻的两个突出部之间定义出一位元线区域；接着形成一牺牲层覆盖这些突出部和这些位元线区域，该牺牲层具有多个开口；之后在这些开口内形成多个遮蔽结构；最后以这些遮蔽结构为自对准罩幕，选择性地移除部分该牺牲层和该半导体基材，以便在每一位元线区域内形成两个位元线沟槽而可减少一次光罩的使用。
【专利说明】半导体基板及其制造方法
【技术领域】
[0001] 本发明涉及一种半导体工艺技术，特别是指一种可应用在存储器元件上的以免光 罩方式定义位元线沟槽的半导体基板（semiconductor substrate)及其制造方法。
【背景技术】
[0002] 存储器，顾名思义是用来储存数据的半导体元件，一般在数字数据的储存上习惯 以位元（Bit)表示存储器的容量，而存储器内每个用于储存数据的单元则是称为存储单 元（cell)。随着电脑微处理器的功能愈来愈复杂，软件程序所进行的运算也愈来愈庞大， 故存储器的制作技术已成为半导体产业所不可忽略的重要技术之一。动态随机存取存储 器（Dynamic Random Access Memory, DRAM)属于一种挥发性存储器，其为多个存储单元所 组成，每一个存储单元包含一个晶体管与一个电容器，且每一个存储单元通过字线（Word Line, WL)与位元线（Bit Line, BL)彼此电性连接。
[0003] 随着半导体结构设计规则的复杂化，光学微影蚀刻技术势必会朝向更小的线宽发 展。对现今微影工艺而言，在相同晶片面积中元件密度提高（图案的复杂度提高)以及线宽、 线距大幅缩减的前提下，对精确度的要求也变的越来越高。已知微影工艺在待蚀刻材料层 上形成一层光阻层，之后再以投影曝光方式（Projection),将光罩（Photo mask)上的图案 (Pattern)以步进且重复（Step and repeat)或步进且扫描（Step and scan)方式转移到 晶片上。
[0004] 然而，基于上述工艺所形成的图案虽具有较佳的分辨率，但此微影工艺的复杂度 高，且会受制于光罩对准位置、放大倍数（Magnification)误差、步进机（stepper)和扫 描机（S c an n e r )的对准正确性以及机械装置间的搭配等问题，导致工艺的裕度（P r 〇 c e s s window)变得更加紧缩，从而增加了对准上的困难度，甚至在工艺上有可能造成缺陷 (Defect)。
[0005] 此外，金属-绝缘物-金属（metal-insulator-metal，MIM)电容器是众多类型的 电容器中常用的一种，但制作MM电容器通常需要三层以上的光罩以及繁复的工艺，因而 容易对工艺良率有不良影响（因为繁复的工艺是良率降低的潜在性原因之一)。因此，对MIM 电容器的工艺而言，在减少光罩的使用上有着迫切的需求。
【发明内容】
[0006] 本发明针对现有技术存在的缺陷，提出一种以免光罩方式定义位元线沟槽 的半导体基板及其制造方法，可降低对光罩的需求数量，以及可避免因光罩未对准 (Mis-alignment)造成电容器的预定成型区域面积过小或位置偏移。
[0007] 为达到上述目的及效果，本发明采用以下技术方案：一种以免光罩方式定义位元 线沟槽的半导体基板的制造方法，包括以下步骤：首先，提供一半导体基材，具有多个深沟 槽；接着，形成多个绝缘结构于该半导体基材上，每一绝缘结构具有一隔离部和一突出部， 这些隔离部位于这些深沟槽内，这些突出部位于这些隔离部上且这些突出部的溢出部分覆 盖该半导体基材，其中相邻的两个突出部之间定义出一位元线区域；然后，形成一牺牲层于 这些突出部和这些位元线区域上，该牺牲层具有多个开口；之后，形成多个遮蔽结构于在些 开口内；最后，以这些遮蔽结构为自对准罩幕，选择性地移除部分该牺牲层和该半导体基 材，以于每一位元线区域内形成两个位元线沟槽。
[0008] 基于上述方法，本发明还提供一种以免光罩方式定义位元线沟槽的半导体基板， 其包括一半导体基材、多个绝缘结构、一牺牲层和多个遮蔽结构。其中该半导体基材具有多 个深沟槽；这些绝缘结构平行间隔地设置于该半导体基材上，每一绝缘结构具有一隔离部 和一突出部，这些隔离部位于这些深沟槽内，这些突出部位于这些隔离部上且这些突出部 的溢出部分覆盖该半导体基材，其中相邻的两个突出部之间定义出一位元线区域；该牺牲 层覆盖这些突出部和这些位元线区域，该牺牲层具有多个开口；这些遮蔽结构位元于这些 开口内。
[0009] 采用的制造方法，不需要使用光罩即可准确定义出主动区和其中的位元线沟槽、 电容器预定成型区域以及位元线接触窗预定成型区域，因此可降低对光罩的需求以节省工 艺成本。再者，由于绝缘结构的突出部与遮蔽结构可共同当作自对准罩幕，因此可进一步防 止电容器预定成型区域、位元线接触窗预定成型区域因为光罩未对准而造成位置偏移、面 积过小，进而可有效提升工艺良率，且有助于存储器元件的微型化。
[0010] 以上关于本
【发明内容】
的说明以及以下实施方式的说明用以举例并解释本发明的 原理，并且提供本发明的专利申请范围的进一步的解释。
【专利附图】
【附图说明】
[0011] 图1为本发明的以免光罩方式定义位元线沟槽的半导体基板的制造方法的流程 示意图。
[0012] 图2至图8为本发明的以免光罩方式定义位元线沟槽的半导体基板的制造方法的 工艺示意图。
[0013] 【符号说明】
[0014] 10半导体基材
[0015] DT深沟槽
[0016] 11 基底
[0017] 12氧化层
[0018] 13硬遮罩层
[0019] ST浅沟槽
[0020] 14图案化光阻层
[0021] 20绝缘结构
[0022] 21隔离部
[0023] 22突出部
[0024] 22a内端部
[0025] 22b外端部
[0026] 220b缓坡结构
[0027] 23位元线区域
[0028] 30牺牲层
[0029] 31 开口
[0030] 40遮蔽结构
[0031] 50位元线沟槽
[0032] AA主动区域
[0033] C电容器预定成型区域
[0034] BLC位元线接触窗预定成型区域
【具体实施方式】
[0035] 本说明书提出一种以免光罩方式定义位元线沟槽的半导体基板的制造方法，其通 过特殊工艺设计，可利用自对准机制在半导体基材上形成沿相同方向延伸的多个隔离结构 和位元线沟槽而不需使用光罩。值得一提的是，本发明的方法在形成位元线沟槽的同时，可 进一步定义出电容器（Capacitor)预定成型区域和位元线接触窗（BL contact)预定成型区 域，因此能够防止预定成型区域因为光罩未对准而造成位置偏移、面积过小。
[0036] 请参考图1，为本发明的以免光罩方式定义位元线沟槽的半导体基板的制造方法 的流程示意图，并请配合参考图2至图7,分别为对应该制造方法的各步骤的工艺示意图。 下文特列举一优选实施例并配合附图对本发明的制造方法作详细说明如下。
[0037] 首先，执行步骤S10,提供一半导体基材10,其具有多个深沟槽DT (如图2所示)， 其中相邻的两个深沟槽DT相隔一预定距离，提供后续步骤定义出主动区域AA (active area)。在本实施例中，预定距离约介于1000A至1500A之间，但本发明并不以此为限，所 述的预定距离可根据工艺需求而有所调整。
[0038] 具体地说，半导体基材10依序为一基底11、一垫层12、一硬遮罩层13以及一图案 化光阻层14堆叠所构成，而形成深沟槽DT的方法包括以下步骤：首先提供基底11，接着在 基底11上形成垫层12,在垫层12上形成硬遮罩层13,并在硬遮罩层13上形成图案化光阻 层14,然后移除未被图案化光阻层14遮蔽的部分。在本实施例中，基底11例如是一多晶硅 基底，垫层12例如是垫氧化层（pad oxide)或垫氮化层（pad nitride),硬遮罩层13的材 质可包括氧化硅、氮化硅或其组合，但本发明并不以此为限，所述的堆叠结构的各层材质可 根据蚀刻选择比（Selectivity)而有所调整。
[0039] 接着，执行步骤S12,在半导体基材10上形成多个绝缘结构20 (如图5所示)，每 一个绝缘结构20具有一隔离部21和一突出部22,其中这些隔离部21位于这些深沟槽DT 内，这些突出部22位于这些隔离部21上，且突出部的溢出部分覆盖半导体基材10 ;值得说 明的是，相邻的两个突出部22之间可定义出一位元线区域23,以便于在后续步骤中以免光 罩方式制作位元线沟槽(未绘示)。
[0040] 具体地说，这些绝缘结构20利用自对准方式形成，所采用的方法包括以下步骤： 首先移除步骤S10残留的图案化光阻层14,接着以选择性蚀刻方式对硬遮罩层13进行图案 化(如图3所示）以形成多个浅沟槽ST，这些浅沟槽ST分别与这些深沟槽DT相对应且浅沟 槽ST的内径大于深沟槽DT的内径，然后填充绝缘材料于每一浅沟槽ST及其相对应的深沟 槽DT内（如图4所示)，最后再移除图案化的硬遮罩层13(如图5所示)。在本实施例中，绝 缘材料例如是氧化物或氮氧化物，但本发明并不以此为限。
[0041] 更详细地说，每一个绝缘结构20的突出部22可进一步区分成一内端部22a和至 少一外端部22b，其中内端部22a由隔离部21朝远离半导体基材10的方向延伸成型，外端 部22b位于内端部22a的至少一侧，以覆盖隔离部21的至少一侧的部分半导体基材10。藉 此，本发明在利用自对准方式形成绝缘结构20的同时，也定义出了电容器预定成型区域C (landing area)。
[0042] 然后，执行步骤S14和S16,首先在这些绝缘结构20和位元线区域23上沉积一层 牺牲层30,且所述的牺牲层30可界定出多个暴露于这些绝缘结构20之间的开口 31 (如图 6A所示)，再形成多个遮蔽结构40于这些开口 31内（如图7所示)。具体地说，牺牲层30经 由原子沉积工艺（Atomic layer deposition, ALD)所形成，其优点在于，牺牲层30的厚度可 控制在A等级且均匀性极佳。进一步地，为使牺牲层30可共形地覆盖在绝缘结构20的外 表面，以确保开口 31呈立方状，每一个绝缘结构20的外端部22b上可形成一缓坡结构220b (如图6B所示)。
[0043] 在本实施例中，牺牲层30的材质例如是氮化硅，但本发明并不以此为限；需要注 意的是，牺牲层30必须和基底11同时选择为富含硅的材质，以利于在同一蚀刻步骤中将两 者同时移除，并且遮蔽结构40必须和绝缘结构20同时选择为富含氧化物的材质，以利于在 该蚀刻步骤中起到阻挡作用。但是在一变化实施例中，牺牲层30也可以和基底11同时选 择为富含氧化物的材质，遮蔽结构40则可以和绝缘结构20同时选择为富含硅的材质。
[0044] 最后，执行步骤S18,以这些绝缘结构20和遮蔽结构40共同作为自行对准罩幕进 行蚀刻(如图8所示)，以形成多个位元线沟槽50。具体地说，此步骤所采用的蚀刻方式为 非等向性蚀刻，例如是等离子体蚀刻（Plasma etching)或反应性离子蚀刻（Reactive ion etching),但本发明并不以此为限。
[0045] 再者，蚀刻反应气体可选择使用含溴化氢（HBr)气体与含氧（02)气体的混合气体。 原因在于，含溴化氢气体对多晶娃材质的基底11与氮化娃材质的牺牲层30具有良好的选 择性，因而可减少蚀刻过程中对其他层的影响。据此，可依序将未被绝缘结构20和遮蔽结 构40所遮蔽的牺牲层30和基底11移除，以免光罩方式在每一个位元线区域23内形成两 个位元线沟槽50。
[0046] 请继续参考图2、图5以及图8,本发明以免光罩方式定义位元线沟槽的半导体基 板的制造方法的技术特征已详述如上，基于此制造方法可以制作出一种可应用在存储器元 件上的半导体基板，其包括一半导体基材10、多个绝缘结构20、一牺牲层30以及多个遮蔽 结构40 (如图7所示)。
[0047] 具体而言，半导体基材10具有多个深沟槽DT，这些绝缘结构20平行间隔地设置于 半导体基材10上，且每一绝缘结构20具有一隔离部21和一突出部22。特别地，这些隔离 部21分别位于这些深沟槽DT内，可在半导体基材10上定义出多个主动区域AA ;这些突出 部22分别位于这些隔离部21上，突出部的溢出部分则覆盖部分半导体基材10,如此相邻的 两个突出部22之间可定义出一位元线区域23,且突出部的溢出部分可定义出多个电容器 预定成型区域C ;牺牲层30位于(覆盖）这些突出部22和这些位元线区域23上，且牺牲层 30可界定出多个位于位元线区域23上方的开口 31，而这些遮蔽结构40分别位于这些开口 31内。
[0048] 非常明显地，采用本发明的半导体基板，由于绝缘结构20的突出部22和遮蔽结构 40可当作蚀刻过程中的自对准罩幕，因此不需要使用光罩便可准确地定义出主动区域AA 和其中的两个位元线沟槽50、两个位元线沟槽50之间的位元线接触窗预定成型区域BLC、 位元线沟槽50与隔离部21之间的电容器预定成型区域C。
[0049] 进一步值得说明的是，本发明的制造方法除了能以免光罩方式定义出位元线沟槽 50、位元线接触窗预定成型区域BLC和电容器预定成型区域C外，还可调整通过自对准罩幕 以调整这些区域的尺寸（dimension)和/或深度（depth);具体地，位元线接触窗预定成型 区域BLC的尺寸可经由遮蔽结构40的宽度进行调整，电容器预定成型区域C的尺寸可经由 突出部22的外端部22b的宽度进行调整，位元线沟槽50的尺寸则可同时经由遮蔽结构40 的宽度与外端部22b的宽度进行调整，并且所有位元线沟槽50的深度均相等。藉此，可以 大大提升工艺效率和可靠度。
[0050] 因此，相较于传统利用光罩定义出位元线沟槽的工艺，本发明的以免光罩方式定 义位元线沟槽的半导体基板的制造方法至少具有下列优点：
[0051] 1.本发明所提出的制造方法不需要使用光罩即可准确定义出主动区域和其中的 位元线沟槽、电容器预定成型区域以及位元线接触窗预定成型区域，可降低对光罩的需求 以节省工艺成本。
[0052] 2.本发明所提出的制造方法可利用绝缘结构的突出部和遮蔽结构共同当作自对 准罩幕，因此除了工艺简单外，还可防止电容器预定成型区域、位元线接触窗预定成型区域 因为光罩未对准而造成位置偏移、面积过小，进而可有效提升工艺良率，且有助于存储器元 件的微型化。
[0053] 3.承上，本发明的半导体基板因为通过绝缘结构的突出部和遮蔽结构共同当作自 对准罩幕，因此很容易通过调整工艺参数以控制电容器预定成型区域、位元线接触窗预定 成型区域的面积，进而由后续步骤所制成的电容器、位元线接触窗等元件具有良好的一致 性。
[0054] 综上所述，本发明实已符合新型专利的要件，依法提出申请。然而以上所披露的内 容，仅为本发明优选实施例而已，自不能以此限定本发明的权利要求范围，因此依本发明申 请范围所做的均等变化或修饰，仍属本发明所涵盖的范围。
【权利要求】
1. 一种半导体基板的制造方法，其特征在于，所述半导体基板的制造方法包括以下步 骤： 提供一半导体基材，具有多个深沟槽； 在所述半导体基材上形成多个绝缘结构，每一个所述绝缘结构具有一隔离部和一突出 部，所述隔离部位于所述深沟槽内，所述突出部位于所述隔离部上且所述突出部的溢出部 分覆盖所述半导体基材，其中相邻的两个所述突出部之间定义出一位元线区域； 在所述突出部和所述位元线区域上形成一牺牲层，所述牺牲层具有多个开口； 在所述开口内形成多个遮蔽结构；以及 以所述遮蔽结构为自对准罩幕，选择性地移除部分所述牺牲层和所述半导体基材，以 在每一个所述位元线区域内形成两个位元线沟槽。
2. 根据权利要求1所述的半导体基板的制造方法，其特征在于，所述提供一半导体基 材的步骤中还包括以下步骤： 提供一基底； 在所述基底上形成一垫层； 在所述垫层上形成一硬遮罩层； 在所述硬遮罩层上形成一图案化光阻层；以及 蚀刻未被所述图案化光阻层遮蔽的所述硬遮罩层、所述垫层以及部分的所述基底，以 形成所述深沟槽。
3. 根据权利要求2所述的半导体基板的制造方法，其特征在于，在所述半导体基材上 形成多个绝缘结构的步骤中还包括以下步骤： 移除所述图案化光阻层； 对所述硬遮罩层进行图案化处理以形成多个浅沟槽，所述浅沟槽分别对应所述深沟 槽，每一个所述浅沟槽的内径大于相对应的所述深沟槽的内径； 在每一个所述浅沟槽和相对应的所述深沟槽内填充绝缘材料；以及 移除图案化的所述硬遮罩层，以形成所述绝缘结构。
4. 根据权利要求1所述的半导体基板的制造方法，其特征在于，每一个所述突出部具 有一内端部和至少一位于所述内端部的一侧的外端部，所述内端部分别与所述隔离部相对 应且能在所述半导体基材上定义出多个主动区域，所述外端部能在所述半导体基材上定义 出多个电容器预定成型区域，所述遮蔽结构能在所述半导体基材上定义出多个接触窗预定 成型区域。
5. 根据权利要求4所述的半导体基板的制造方法，其特征在于，每一个所述绝缘结构 的突出部的边缘还形成一缓坡结构。
6. -种半导体基板，其特征在于，所述半导体基板包括： 一半导体基材，具有一基底和多个深沟槽； 多个绝缘结构，平行间隔地设置于所述半导体基材上，每一个所述绝缘结构具有一隔 离部和一突出部，所述隔离部位于所述深沟槽内，所述突出部位于所述隔离部上且所述突 出部的溢出部分覆盖所述半导体基材，其中相邻的两个所述突出部之间定义出一位元线区 域； 一牺牲层，覆盖所述突出部和所述位元线区域，所述牺牲层具有多个开口；以及 多个遮蔽结构，位于所述开口内。
7. 根据权利要求6所述的半导体基板，其特征在于，每一个所述突出部的外径大于相 对应的所述隔离部的外径。
8. 根据权利要求7所述的半导体基板，其特征在于，每一个所述突出部具有一内端部 和至少一位于所述内端部的一侧的外端部，所述内端部分别与所述隔离部相对应且能在所 述半导体基材上定义出多个主动区域，所述外端部能在所述半导体基材上定义出多个电容 器预定成型区域，所述遮蔽结构能在所述半导体基材上定义出多个接触窗预定成型区域。
9. 根据权利要求8所述的半导体基板，其特征在于，每一个所述突出部的边缘还形成 一缓坡结构。
10. 根据权利要求6所述的半导体基板，其特征在于，所述牺牲层和所述基底为富含硅 的材质，所述绝缘结构和所述遮蔽结构为富含氧化物的材质。
【文档编号】H01L21/77GK104517955SQ201310487796
【公开日】2015年4月15日 申请日期:2013年10月17日 优先权日:2013年9月30日
【发明者】李宗输, 胡耀文, 吴圣雄 申请人:华亚科技股份有限公司