用于使用半导体工艺产生多个半导体装置的方法

用于使用半导体工艺产生多个半导体装置的方法
【专利摘要】本申请案涉及一种用于使用半导体工艺产生多个半导体装置的方法。在一个一般方面中，一种方法可包含在包含于半导体装置中的横向扩散金属氧化物半导体LDMOS装置的一部分中及电阻器装置的一部分中同时植入第一掺杂剂。所述方法还可包含在所述半导体装置中的所述LDMOS装置的一部分中及双极结型晶体管BJT装置的一部分中同时植入第二掺杂剂。
【专利说明】用于使用半导体工艺产生多个半导体装置的方法
【技术领域】
[0001]本说明涉及使用半导体工艺产生多个半导体装置。
【背景技术】
[0002]在典型的半导体工艺中，使用多个互斥工艺步骤来产生单独半导体装置。举例来说，通常使用专用光刻、掩蔽及离子植入工艺步骤来在半导体工艺内产生多晶硅电阻器。作为另一实例，可针对在半导体工艺中产生双极结型晶体管来专门调整专用光刻、掩蔽及离子植入工艺步骤。这些专用工艺步骤可增加个别晶片的成本及循环时间达5%或5%以上，此可在产品毛利及产能两方面尤其显著。因此，需要用以解决当前技术的不足且提供其它新且创新特征的系统、方法及设备。

【发明内容】

[0003]在一个一般方面中，一种方法可包含在横向扩散金属氧化物半导体(LDMOS)装置的一部分中且在包含于半导体装置中的电阻器装置的一部分中同时植入第一掺杂剂。所述方法还可包含在所述LDMOS装置的一部分中且在所述半导体装置中的双极结型晶体管(BJT)装置的一部分中同时植入第二掺杂剂。
[0004]在随附图式及下文说明中陈述一个或一个以上实施方案的细节。依据说明及图式且依据权利要求书，将明了其它特征。
【专利附图】

【附图说明】
[0005]图1是图解说明根据实施例的多晶硅电阻器的侧视截面图的框图。
[0006]图2是图解说明多晶硅电阻器的掩模层级俯视图的图式。
[0007]图3是根据实施例的双极结型晶体管(BJT)装置的侧视截面图。
[0008]图4是图解说明图3中展示的BJT装置的掺杂剂分布曲线比较的图表。
[0009]图5是根据实施例的另一 BJT装置的侧视截面图。
[0010]图6A是图解说明图5中展示的BJT装置的掺杂剂分布曲线比较的图表。
[0011]图6B是图解说明类似于图5中展示的BJT装置的BJT装置的掺杂剂分布曲线比较的另一图表。
[0012]图7A到7M是图解说明半导体工艺中的至少一些工艺步骤的截面图的图式。
[0013]图8是图解说明与BJT装置的电参数相关的表的图式。
[0014]图9是图解说明形成BJT装置的方法的流程图。
[0015]图10是图解说明形成电阻器装置的方法的流程图。
[0016]图11是图解说明形成电阻器装置及BJT装置的方法的流程图。
[0017]图12是图解说明NPN装置、P型横向扩散金属氧化物半导体(LDMOS)装置及电阻器装置的图式。【具体实施方式】
[0018]本文中的揭示内容涉及可使用半导体工艺内的与用以产生其它半导体装置的一个或一个以上工艺步骤重叠或对应的一个或一个以上工艺步骤产生的半导体装置。举例来说，用以产生第一半导体装置的一部分的工艺步骤还可用以产生第二半导体装置的一部分。换句话说，可使用相同工艺步骤来产生集成电路内的不同半导体装置的不同部分。可以意想不到的方式使用可为通常用以产生所述第一半导体装置的所述部分的现有工艺步骤的工艺步骤来产生所述第二半导体装置的所述部分。本文中的揭示内容可涉及用以产生各种装置的工艺，所述装置包含多晶硅电阻器(电阻器装置)、电容器、双极结型晶体管(BJT)装置(例如，NPN BJT装置、PNP BJT装置)、互补金属氧化物半导体(CMOS)装置(例如，P型金属氧化物半导体场效应晶体管(MOSFET) (PM0SFET或PM0S)装置、N型MOSFET (NM0SFET或NM0S)装置)、横向扩散金属氧化物半导体(LDMOS)装置(例如，N型LDMOS (LNDMOS)装置、P型LDMOS (LPDMOS)装置)及/或类似装置。包含至少BJT装置、CMOS装置、LDMOS装置的半导体工艺可称为BCDMOS工艺。
[0019]图1是图解说明根据实施例的多晶硅电阻器100的侧视截面图的框图。多晶硅电阻器100可使用半导体工艺内的通常用以产生其它类型的半导体装置的一个或一个以上工艺步骤来产生。可以意想不到的方式使用一个或一个以上工艺步骤来产生多晶硅电阻器100。
[0020]如图1中所展示，多晶硅电阻器100包含安置于场氧化物130 (也可称为场氧化物层)上的多晶硅120。场氧化物130安置于阱区140 (在一些实施例中，也可称为植入物的区)上面，阱区140植入(例如，掺杂)到衬底150中。如图1中所展示，阱区140安置于场氧化物130与衬底150的体块部分之间。在一些实施例中，阱区140可为包含P型掺杂剂(例如，硼(B))的区(其可称为P型阱区或P阱区)或可为包含η型掺杂剂(例如，磷(P)、砷(As))的区(其可称为η型阱区或η阱区)。在一些实施例中，植入工艺(也可称为植入工艺(implanation process))可包含掺杂剂类型(例如，具有N型导电性类型的掺杂剂(也可称为N型掺杂剂)、具有P型导电性类型的掺杂剂(也可称为P型掺杂剂))、掺杂剂含量(或剂量)、角度、持续时间、加速度及/或类似物。在一些实施例中，N型导电性或掺杂剂可称为第一导电性类型或掺杂剂，且P型导电性或掺杂剂可称为第二导电性类型或掺杂剂，或反之亦然。
[0021]还如图1中所展示，多晶硅120 (也可称为多晶硅层)包含硅化物部分(或层)122、123且包含经掺杂部分124、125。在一些实施例中，经掺杂部分124、125中的一者或一者以上可包含P型掺杂剂或η型掺杂剂。在一些实施例中，经掺杂部分124及/或经掺杂部分125可经重掺杂使得硅化物部分122及/或硅化物部分123与经掺杂部分124及/或经掺杂部分125之间的触点为与整流触点相反的欧姆触点。多晶硅120的电阻器主体区127安置于经掺杂部分124、125之间及硅化物部分122、123之间。在一些实施例中，电阻器主体区127可为多晶硅120的本质部分的经掺杂部分。在一些实施例中，经掺杂部分124、125可称为触点区。在一些实施例中，多晶娃120的电阻器主体区127 (其安置于多晶娃120的中心部分内)可称为电阻器主体部分。氧化物110 (其可为电阻器保护氧化物(RP0)、自对准硅化物氧化物或硅化物阻挡氧化物)安置于电阻器主体区127上。在一些实施例中，硅化物部分122、123 (其可称为自对准硅化物部分)可自对准到氧化物110。[0022]从衬底150到氧化物110或从氧化物110到衬底150的方向可称为垂直方向。正交于或实质上正交于垂直方向的方向可称为水平方向或横向方向。沿着从氧化物110 (其经定向而朝向图1的顶部)到衬底150 (其经定向而朝向图1的底部)的垂直方向的深度可为增加深度的方向。除非另有说明，否则本文中所描述的侧视截面图类似于图1的定向而定向。
[0023]多晶硅电阻器100使用在半导体工艺内别处用以产生其它不同类型的半导体装置的光刻/掩蔽步骤、蚀刻步骤及/或植入步骤(例如，掺杂步骤)来产生。换句话说，半导体工艺内的用以产生其它类型的半导体装置的特定工艺步骤可与用以产生多晶硅电阻器100的工艺步骤重叠(例如，可与其并发执行、可与其同时执行)。工艺步骤的此重叠可在产生数个不同类型的半导体装置时产生半导体工艺内的效率。
[0024]举例来说，多晶硅电阻器100可使用半导体工艺内的与在用以产生BJT装置、CMOS装置及LDMOS装置的BCDMOS工艺中使用的一个或一个以上工艺步骤重叠或对应的一个或一个以上工艺步骤来产生。在其中于BCDMOS工艺内产生多晶硅电阻器100的此实施例中，用以掺杂LDMOS装置的一部分的植入工艺可用以掺杂多晶娃电阻器100的一部分。换句话说，用以掺杂LDMOS装置的一部分的植入工艺可为用以并发(或同时)掺杂多晶硅电阻器100的一部分的相同植入工艺。具体来说，用以产生作为LNDMOS装置(例如，高电压(HV)LNDMOS装置)的主体区的P区(例如，相对轻P型掺杂剂含量)的植入工艺还可用以产生多晶硅电阻器100(其可为高值多晶硅电阻器(HVPR))的电阻器主体区127。作为另一特定实例，多晶硅电阻器100的经掺杂部分124、125可使用与P+区(例如，相对重浓度的P型掺杂剂)相关联的植入工艺来产生，所述植入工艺可为用以产生PMOS装置(例如，低电压(LV)PMOS装置)的源极区的P+区及/或漏极区的P+区的相同植入工艺。作为又一实例，用于CMOS装置、LDMOS装置、及/或BJT装置的硅化物工艺或自对准硅化物工艺还可用以产生多晶硅电阻器100的硅化物部分122、123。
[0025]在一些实施例中，HV LDMOS装置(例如，HV LNDMOS装置、HV LPDMOS装置)或LVMOS装置(例如，LV PMOS装置、LV NMOS装置)可经配置而以IOV与500V(按绝对项)之间的电压(例如，击穿电压)操作。在一些实施例中,HV LDMOS装置或LV MOS装置可经配置而以小于IOV的电压或大于500V的电压(按绝对项)操作。在一些实施例中，HV LDMOS装置可经配置而以小于IOV的电压或大于500V的电压(按绝对项)操作。在一些实施例中，LV LDMOS 装置(例如，LV LNDMOS 装置、LV LPDMOS 装置)或 LV MOS 装置(例如，LV PMOS装置、LV NMOS装置)可经配置而以IV与12V(按绝对项)之间的电压(例如，击穿电压)操作。在一些实施例中，LV LDMOS装置或LV MOS装置可经配置而以小于IV的电压或大于12V的电压(按绝对项)操作。在一些实施例中，用以产生本文中所描述的装置的工艺内的最小特征大小可小于0.5 μ m(例如，0.2 μ m、0.13 μ m、0.07 μ m)。在一些实施例中，最小特征大小可为源极与漏极之间的距离。
[0026]在一些实施例中，植入工艺可与额外工艺步骤相关联或可包含额外工艺步骤，所述额外工艺步骤包含光刻/掩蔽步骤、蚀刻步骤及/或植入步骤。用以并发(或同时)形成半导体装置的两个单独特征的工艺(例如，植入工艺)或工艺步骤(例如，植入步骤)可为用以使用单个工艺或单个工艺步骤及/或类似步骤在相同条件下于并发时间周期(例如，与第二时间周期重叠的第一时间周期)期间形成所述两个单独特征的工艺或工艺步骤。此不排除额外(例如，先前、后续)工艺步骤以进一步处理(例如，界定、修改)一个或一个以上所述特征。在一些实施例中，工艺可称为包含一组工艺步骤。
[0027]在半导体工艺(例如，BCDMOS工艺)期间晶片的成本及循环时间可通过使用现有工艺或用以产生多晶硅电阻器100的工艺步骤来改进。在一些实施例中，成本及循环时间可改进达5%或5%以上。成本及循环时间可由于以下原因而改进:可从半导体工艺避免或消除专用以产生多晶硅电阻器且多年来已用以产生多晶硅电阻器的光刻/掩蔽、蚀刻及离子植入工艺步骤。正以意想不到的方式使用这些现有工艺或工艺步骤来产生多晶硅电阻器100，这是因为先前未使用(例如，未在BCDMOS工艺中使用)这些现有工艺步骤来产生多晶硅电阻器。总之，可高效地使用未用以产生多晶硅电阻器的现有工艺步骤来产生多晶硅电阻器100。在一些实施例中，工艺步骤(例如，植入工艺步骤)可称为步骤(例如，植入步骤)。
[0028]如上文所提及，多晶硅电阻器100可为相对高值多晶硅电阻器(HVPR)。举例来说，多晶硅电阻器100可具有大致在1000欧姆(Ω)/平方与5000 Ω/sq之间(例如，1000Ω/sq、2000 Ω /sq、3000 Ω /sq、4000 Ω /sq、5000 Ω /sq)的薄片电阻值。在一些实施例中，多晶硅电阻器100可具有小于1000 Ω /sq或大于5000 Ω /sq的电阻值。
[0029]图2是图解说明多晶硅电阻器200的掩模层级俯视图的图式。如图2中所展示，多晶硅层220安置于阱区240(例如，P型主体植入物或区)上方。多晶硅层220包含安置于多晶硅层220的硅化物部分222、223之间的电阻器主体区227。多晶硅层220的电阻器主体区227还安置于多晶硅层220的经掺杂部分224、225之间。如图2中所展示，触点252、253(或导通体)垂直安置(到图中或在图外部)于相应硅化物部分222、223与金属部分262、263(或层)之间。在此实施例中，未展示安置于多晶硅层220上的氧化物。
[0030]图3是根据实施例的BJT装置300的侧视截面图。在此实施例中，BJT装置300为NPN BJT装置。BJT装置300可使用半导体工艺内的通常用以产生其它类型的装置(非BJT装置)且以意想不到的方式用以产生BJT装置300的一个或一个以上工艺步骤来产生。
[0031]举例来说，BJT装置300可使用半导体工艺内的与用以在BCDMOS工艺中产生LDMOS装置的工艺步骤(或工艺)重叠或对应的一个或一个以上工艺步骤来产生。在其中于BCDMOS工艺内产生BJT装置300的此实施例中，用以掺杂LDMOS装置的一部分的植入工艺(例如，光刻/掩蔽、蚀刻、植入步骤)可用以掺杂BJT装置300的一部分。换句话说，用以掺杂LDMOS装置的一部分的植入工艺可为用以并发掺杂BJT装置300的一部分的相同植入工艺。
[0032]结构。
[0033]如图3中所展示，BJT装置300包含集极310 (也可称为集极区)、基极320 (也可称为基极区)及射极330 (也可称为射极区)。集极310包含硅化物部分311，基极320包含硅化物部分321，且射极330包含硅化物部分331。硅化物部分311、321及331可与硅化物层相关联。在一些实施例中，集极310可称为集极端子，基极320可称为基极端子，且射极330可称为射极端子。
[0034]集极310及射极330掺杂有N型掺杂剂，且基极320掺杂有P型掺杂剂。具体来说，集极310包含为N型隔离区(或层)的N型区312 (其可称为集极植入区)，且射极330包含为重掺杂N型区(也可称为N+区(或植入物))的N型区332 (其可称为射极植入区)。用以产生LPDMOS装置(未展示)的P型漂移区的植入工艺还用以并发形成基极320的P型区322 (其可称为基极植入区)。因此，基极320的P型区322为与LPDMOS装置的P型漂移区对应的P型漂移区。在一些实施例中，基极320的P型区322与HV LPDMOS装置的P型漂移区对应。在一些实施例中，N型区312可包含一个或一个以上不同类型的N型区(或植入物)，所述N型区包含N型衬底、N型掩埋区、N型下沉区、N型连接体区及/或类似区。这些不同N型区可具有不同的掺杂剂浓度。
[0035]通过使用通常用以产生LPDMOS装置的P型漂移区的一个或一个以上工艺步骤，可消除可能用以产生基极320的P型区322的专用工艺(或工艺步骤)。在一些半导体工艺中，用以产生低电压(LV) MOSFET装置的P阱区的植入工艺还可用以产生基极320的P型区。用虚线展示基极320的使用用于LV MOSFET装置(例如，2到5伏LVNM0SFET装置)的P阱区的植入工艺产生的P型阱340的实例。换句话说，基极320的P阱区340与LV MOSFET装置的P阱区对应。
[0036]然而，如果P阱区340(其与LV MOSFET装置的P阱区对应)包含于基极320中，那么BJT装置300的贝塔(β )值(例如，电流增益值)可小于10。P阱区340可比对于BJT装置300来说最优的情况深及/或可包含更多总掺杂剂电荷，此导致相对低且不合意的β值。相比来说，使用植入工艺来产生BJT装置300的与P型漂移区对应的P型区322可产生20到200之间(例如，20、50、70、90、110、130、150、180)的相对高且合意的β值。
[0037]图4是图解说明图3中所展示的NPN BJT装置300的掺杂剂分布曲线比较的图表。具体来说，图4图解说明具有P型漂移区322的BJT装置300的掺杂剂分布曲线410及具有P阱区340的BJT装置300的掺杂剂分布曲线420。所述图表沿y轴图解说明增加的净掺杂浓度对数(按绝对值项)且沿X轴图解说明如沿图3中所展示的线Al截取的增加的深度。
[0038]如图4中的掺杂剂分布曲线410、420中所展示，与BJT装置300的射极330相关联的N+区332具有相对高掺杂浓度(最大值为大致Dl)及相对窄宽度BI到相对浅深度Cl。虽然垂直定向或垂直堆叠，但仍将宽度BI到B3视为宽度。因此，宽度BI到B3将称为垂直宽度。与BJT装置300的基极320相关联的P型漂移区322 (以掺杂剂分布曲线410展示)具有垂直宽度B2到深度C2，且与BJT装置300的集极310相关联的N型区312具有在深度C2处开始的相对大垂直宽度。P型漂移区322的最大掺杂浓度为大致D3。相比来说，与BJT装置300的基极320相关联的P阱区340 (以掺杂剂分布曲线420展示)具有垂直宽度B3到深度C3，且与BJT装置300的射极330相关联的N型区312具有在深度C3处开始的相对大垂直宽度。P阱区340的最大掺杂浓度为大致D2。N型区312的掺杂浓度为大致D4直到所述掺杂浓度开始在大致深度C4处开始增加为止。
[0039]如图4中所展示，P型漂移区322的垂直宽度B2及深度C2分别小于P阱区340的垂直宽度B3及深度C3。在一些实施例中，P型漂移区322的垂直宽度可为P阱区340的垂直宽度的大致1/1.1到1/3。在一些实施例中，P型漂移区322的垂直宽度B2可为P阱区340的垂直宽度B3的不到1/3。类似地，在一些实施例中，P型漂移区322的深度C2可为P阱区340的深度C3的大致1/1.1到1/3。在一些实施例中，P型漂移区322的深度C2可为P阱区340的深度C3的不到1/3。
[0040]在一些实施例中，P型漂移区322的垂直宽度B2可大致在0.5微米(μ m)到3 μ m之间。在一些实施例中，垂直宽度B2可小于0.5μπι或大于3μπι。在一些实施例中，P型漂移区322的深度C2可大致在0.5 μ m与3 μ m之间。在一些实施例中，深度G2可小于0.5 μ m或大于3 μ m。
[0041]如图4中所展示，P型漂移区322的最大浓度D3(及/或平均浓度(未展示))小于P阱区340的最大浓度D2(及/或平均浓度(未展示))。在一些实施例中，P型漂移区322的中间部分中的掺杂剂浓度小于P阱区340的中间部分中的掺杂剂浓度。在一些实施例中，P型漂移区322的最大浓度D3(及/或平均浓度(未展示))可为P阱区340的最大浓度D2(及/或平均浓度(未展示))的大致1/1.1到1/2。在一些实施例中，P型漂移区322的最大浓度D3 (及/或平均浓度(未展示))可为P阱区340的最大浓度D2 (及/或平均浓度(未展示))的不到1/2。在一些实施例中，P型漂移区322的最大浓度D3(及/或平均浓度(未展示))可大致在I X IO16CnT3到I X IO18CnT3之间(例如，大致I X IO17CnT3)。相比来说，与射极330相关联的N+区332的最大浓度Dl (及/或平均浓度(未展示))可比P型漂移区322的最大浓度D3 (及/或平均浓度(未展示))大大致一个数量级或一个数量级以上。此外，与集极310相关联的N型区312的浓度D4(及/或平均浓度(未展示))可比P型漂移区322的最大浓度D3(及/或平均浓度(未展示))小大致一个数量级。在一些实施例中，P型漂移区322的最大浓度D3(及/或平均浓度(未展示))可小于lX1016cm_3或大于IX 1018cm_3。在一些实施例中，具有P型漂移区322的BJT装置及具有P阱区340的BJT装置可包含于同一装置中(例如，在同一装置内产生)。在一些实施例中，P型漂移区322的净掺杂剂电荷或甘梅数(Gu_el number)(例如，曲线下方的面积)可小于P讲区340的净掺杂剂电荷或甘梅数(例如，曲线下方的面积)。
[0042]图5是根据实施例的BJT装置500的侧视截面图。在此实施例中，BJT装置500为PNP BJT装置。BJT装置500可使用半导体工艺内的通常用以产生其它类型的装置(非BJT装置)且以意想不到的方式用以产生BJT装置500的一个或一个以上工艺步骤来产生。
[0043]举例来说，BJT装置500可使用半导体工艺内的与用以在BCDMOS工艺中产生LDMOS装置的工艺步骤(或工艺)重叠或对应的一个或一个以上工艺步骤来产生。在此类在BCDMOS工艺内产生BJT装置500的实施例中，用以掺杂LDMOS装置的一部分的植入工艺(例如，光刻/掩蔽、蚀刻、植入步骤)可用以掺杂BJT装置500的一部分。换句话说，用以掺杂LDMOS装置的一部分的植入工艺可为用以并发地掺杂BJT装置500的一部分的相同植入工艺。
[0044]如图5中所展示，BJT装置500包含集极510 (也可称为集极区)、基极520 (也可称为基极区)及射极530 (也可称为射极区)。集极510包含硅化物部分511，基极520包含硅化物部分521且射极530包含硅化物部分531。硅化物部分511、521及531可与硅化
物层相关联。
[0045]集极510及射极530掺杂有P型掺杂剂，且基极520掺杂有N型掺杂剂。具体来说，集极510包含为轻掺杂的P型区(例如，P掩埋区(或层))的P型区512(其可称为集极植入区)，且射极530包含为重掺杂的P型区(也可称为P+区(或植入物))的P型区532 (其可称为射极植入区)。用以产生LNDMOS装置(未展示)的N型漂移区的植入工艺还用以并发形成基极520的N型区522 (其可称为基极植入区)。因此，基极520的N型区522为与LNDMOS装置的N型漂移区对应的N型漂移区。在一些实施例中，基极520的N型区522与HV LNDMOS装置的N型漂移区对应。在一些实施例中，P型区512可包含一个或一个以上不同类型的P型区(或植入物)，所述P型区包含P型衬底、P型掩埋区、P型下沉区、P型连接体区及/或类似区。这些不同P型区可具有不同的掺杂剂浓度。
[0046]通过使用通常用以产生LNDMOS装置的N型漂移区的一个或一个以上工艺步骤，可消除可能用以产生基极520的N型区522的专用工艺(或工艺步骤)。在一些半导体工艺中，用以产生低电压(LV) MOSFET装置的N阱区的植入工艺还可用以产生基极520的N型区。用虚线展示基极520的使用用于LV MOSFET装置(例如，2到5伏LVPM0SFET装置)的N阱区的植入工艺产生的N阱区540的实例。换句话说，基极520的N阱区540与LV MOSFET装置的N阱区对应。
[0047]然而，如果N阱区540 (其与LV MOSFET装置的N阱区对应)包含于基极520中，那么BJT装置500的贝塔(β )值(例如，电流增益)可小于10。N阱区540可比对于BJT装置500来说最优的情况浅及/或可包含更多总掺杂剂电荷，此导致相对低且不合意的β值。相比来说，使用植入工艺来产生BJT装置500的与N型漂移区对应的N型区522可产生20到100之间(例如，20、50、70、90)的相对高且合意的β值。
[0048]图6Α是图解说明图5中所展示的PNP BJT装置500的掺杂剂分布曲线比较的图表。具体来说，图6Α图解说明具有N型漂移区522的BJT装置500的掺杂剂分布曲线610及具有N阱区540的BJT装置500的掺杂剂分布曲线620。所述图表沿y轴图解说明增加的净掺杂浓度对数(按绝对值项)且沿X轴图解说明如沿图5中所展示的线Fl截取的增加的深度。
[0049]如图6A中的掺杂剂分布曲线610、620中所展示，与BJT装置500的射极530相关联的P+区532具有相对高掺杂浓度(最大值为大致II)及相对窄垂直宽度Gl到相对浅深度H1。虽然垂直定向或垂直堆叠，但仍将垂直宽度Gl到G3视为垂直宽度。因此，宽度Gl到G3将称为垂直宽度。与BJT装置500的基极520相关联的N型漂移区522 (以掺杂剂分布曲线610展示)具有垂直宽度G3到深度H3，且与BJT装置500的集极510相关联的N型区512具有在深度H3处开始的相对大垂直宽度。N型漂移区522的最大掺杂浓度为大致
13。相比来说，与BJT装置500的基极520相关联的N阱区540 (以掺杂剂分布曲线620展示)具有垂直宽度G2到深度H2，且与BJT装置500的射极530相关联的N型区512具有在深度H2处开始的相对大垂直宽度。N阱区540的最大掺杂浓度为大致12。N型区512的最大掺杂浓度在大致深度H4处为大致14。
[0050]如图6A中所展示，N型漂移区522的垂直宽度G3及深度H3分别大于N阱区540的垂直宽度G2及深度H2。图6B是图解说明类似于图5中所展示的BJT装置的BJT装置的掺杂剂分布曲线比较的另一图表。在图6B中所展示的实施例中，图6B中的N型漂移区522的垂直宽度G3及深度H3分别小于N阱区540的垂直宽度G2及深度H2。在一些实施例中，N型漂移区522的垂直宽度G3可为N阱区540的垂直宽度G2的大致1/1.1到1/2。在一些实施例中，N型漂移区522的垂直宽度G3可为N阱区540的垂直宽度G2的不到1/2。类似地，在一些实施例中，N型漂移区522的深度H3可为N阱区540的深度H2的大致1/1.1到1/2。在一些实施例中，N型漂移区522的深度H3可为N阱区540的深度H2的不到1/2。
[0051]在一些实施例中，N型漂移区522(在图6A及/或6B中)的垂直宽度G3可大致在0.5微米(μ m)到3 μ m之间。在一些实施例中，垂直宽度G3可小于0.5 μ m或大于3 μ m。在一些实施例中，N型漂移区522的深度H3可大致在0.5 μ m到3 μ m之间。在一些实施例中，深度H3可小于0.5 μ m或大于3 μ m。
[0052]往回参考图6A，N型漂移区522的最大浓度13(及/或平均浓度(未展示))小于N阱区540的最大浓度12 (及/或平均浓度(未展示))。在一些实施例中，N型漂移区522的中间部分中的掺杂剂浓度小于N阱区540的中间部分中的掺杂剂浓度。在一些实施例中，N型漂移区522的最大浓度13 (及/或平均浓度(未展示))可为N阱区540的最大浓度12(及/或平均浓度(未展示))的大致1/1.1到1/2。在一些实施例中，N型漂移区522的最大浓度13 (及/或平均浓度(未展示))可为N阱区540的最大浓度12 (及/或平均浓度(未展示))的不到1/2。在一些实施例中，N型漂移区522的最大浓度13(及/或平均浓度(未展示))可大致在I X IO15CnT3到I X IO17CnT3之间(例如，大致为I X IO16CnT3)。比较来说，与射极530相关联的P+区532的最大浓度Il (及/或平均浓度(未展示))可比N型漂移区522的最大浓度13(及/或平均浓度(未展示))大大致一个数量级或一个数量级以上。此外，与集极510相关联的N型区512的最大浓度14(及/或平均浓度(未展示))可为与N型漂移区522的最大浓度13(及/或平均浓度(未展示))大致相同的数量级或比最大浓度13小一个数量级。在一些实施例中，N型漂移区522的最大浓度13 (及/或平均浓度(未展示))可小于I X IO16CnT3或大于I X 1018cnT3。在一些实施例中，具有N型漂移区522的BJT装置及具有N阱区540的BJT装置可包含于同一装置中(例如，在同一装置内产生)。在一些实施例中，N型漂移区522 (在图6A及/或6B中)的净掺杂剂电荷或甘梅数(例如，曲线下方的面积)可小于N阱区540的净掺杂剂电荷或甘梅数(例如，曲线下方的面积)。
[0053]图7A到7M是图解说明半导体工艺中的可用以产生LDMOS装置710 (例如，HVLDM0S装置、LNDMOS装置)、多晶硅电阻器740及/或BJT装置780 (各自展示为图7M中的装置)的至少一些工艺步骤的截面图的图式。具体来说，在此实施例中，多晶硅电阻器740及/或BJT装置780的部分可使用半导体工艺内的与用以产生LDMOS装置710的一个或一个以上工艺步骤重叠或对应的一个或一个以上工艺步骤来产生。LDMOS装置710、多晶硅电阻器740及BJT装置780集成于装置700 (也可称为集成电路)中。LDMOS装置710在装置700的LDMOS区711内产生，多晶硅电阻器740在装置700的电阻器区741内产生，且BJT装置780在装置700的BJT区781内产生。如图7M中所展示，BJT装置780包含集极750、基极760及射极770。
[0054]虽然图7A到7M是图解说明BCDMOS工艺中的工艺步骤的截面图，但本文中所描述的技术可应用于各种半导体工艺中。图7A到7M中所展示的截面图所描绘的工艺步骤的顺序为示范性的。因此，简化各种工艺步骤及/或未展示中间工艺步骤。在一些实施例中，本文中所描述的至少一些工艺步骤可以不同于所展示的次序执行。此外，并非所有元件将在所述图中的每一者中用元件符号重复标记以简化所述图。在一些实施例中，本文中所描述的氧化物可包含或可为包含以下各项的电介质的任一组合:低k电介质、二氧化硅、热生长的氧化物、经沉积氧化物及/或类似物。
[0055]如图7A中所展示，装置700包含衬底703及LDMOS区711中的安置于衬底703与P型掩埋区701之间的N型掩埋区702。P型掩埋区701及N型掩埋区702可使用包含植入工艺步骤、氧化工艺步骤、外延生长步骤及/或类似步骤的一系列工艺步骤形成。在一些实施例中，N型掩埋区702及P型掩埋区701的至少一部分可形成于连续形成(例如，以堆叠方式形成、借助介入工艺步骤或层在不并发间周期期间彼此向上叠置地形成)的一个或一个以上外延层(例如，P型外延层)中。举例来说，第一 P型外延层可形成于衬底703上且第二 P型外延层可形成于第一 P型外延层上。外延层可具有大致在0.5 μ m到3 μ m之间的厚度。在一些实施例中，外延层中的一者或一者以上可具有小于大致0.5 μ m或大于大致6μπι的厚度。在一些实施例中，外延层可具有不同厚度。
[0056]如果形成于衬底703上，那么外延层及衬底703可统称为硅装置区705。图7Α中用虚线图解说明硅装置区705的顶部表面Τ。硅装置区705的顶部表面T可为水平对准的实质上平面顶部表面T且垂直方向可实质上法向于顶部表面Τ。虽然顶部表面T及硅装置区705可能未在图中的每一者中展示，但在后续图中参考这些特征。
[0057]如图7Α中所展示，高电压N阱(HVNWELL)区712形成于P型掩埋区701中。在一些实施例中，HVNWELL区712可使用HVNWELL光刻工艺及N型植入工艺(例如，HVNWELL植入工艺)形成。
[0058]如果在衬底703上形成两个外延层(其中第一外延层安置于第二外延层与衬底703之间)，那么HVNWELL区712可具有大致等于安置于第一外延层上的第二外延层的深度的深度。在一些实施例中，HVNWELL区712可具有小于第二外延层的深度的深度或可具有超过第二外延层的深度的深度使得HVNWELL区712的至少一部分安置于第一外延层中。在一些实施例中，HVNWELL区712的至少一部分可安置于衬底730中。
[0059]在此实施例中，在已形成HVNWELL区712之后，形成氮化物层706。氮化物层706的部分形成于LDMOS区711中且氮化物层706的部分形成于BJT区781 (例如，集极、基极及射极之间的部分)中。在一些实施例中，氮化物层706可为经沉积层且可使用包含光刻工艺步骤、蚀刻步骤及/或类似步骤的各种处理步骤形成。
[0060]在已形成氮化物层706之后，形成场氧化物704。场氧化物704可具有与氮化物层706的至少一些部分接触或安置于所述部分下面的部分。如图7A中所展示，场氧化物704的至少一部分可安置于硅装置区705的顶部表面T上面且场氧化物704的至少一部分可安置于硅装置区705的顶部表面T下面。在一些实施例中，场氧化物704可使用硅的局部氧化(LOCOS)工艺形成为L0C0S。在一些实施例中，场氧化物704可具有2000 (?) A与7000 A之间(例如，3000 A、4500人、5000 A )的厚度。虽然图7A中未展示，但在一些实施例中，可执行缓冲氧化、垫氧化、牺牲氧化及/或类似氧化。
[0061]图7B是图解说明在已移除氮化物层706之后的装置700的截面图。在移除氮化物层706之后，可在装置700的至少一些部分上形成P阱掩模708 (或其部分)。将用P型掺杂剂掺杂装置700的未被P阱掩模708掩蔽(或穿过其暴露)的部分以形成图7C中所展示的一个或一个以上P阱区709。如图7B中所展示，P阱掩模708形成于LDMOS区711的至少一些部分上方及BJT区781的至少一些部分上方。除其它类型的植入(包含抗穿透(APT)植入、N型阈值电压调整(NVT)植入、深隔离植入及/或类似植入)之外，P阱区709还可使用P阱植入形成。遍及本说明，掩模可为或可包含光致抗蚀剂。
[0062]如图7C中所展示，数个P阱区709在HVNWELL区712侧面形成于LDMOS区711中使得HVNWELL区712安置于P阱区709之间(例如，安置于两个P阱区709之间)。此外，如图7C中所展示，P阱区709 (例如，P阱区709的另一部分)形成于场氧化物704及电阻器区741下面。因此，P阱区709具有安置于场氧化物704与电阻器区741中的P型掩埋区701之间的至少一部分。虽然图7B中未展示，但在一些实施例中，P阱掩模708的至少一些部分可形成于电阻器区741的至少一些部分上使得P阱区709的至少一些部分可不形成于场氧化物704下面。在一些实施例中，不同类型的P型区可形成于电阻器区741的P型掩埋区701内。
[0063]在一些实施例中，用以形成P阱区709的P阱植入工艺可用以在BJT装置(未展示)(例如，NPN BJT装置)的基极中形成P阱区。在此实施例中，不使用用以形成P阱区709的P阱植入工艺来形成BJT装置780的基极760。在一些实施例中，可使用P阱掺杂或植入工艺来形成BJT装置780的至少一部分。
[0064]图7D是图解说明装置700的至少一些部分上的N阱掩模713 (或其部分)的形成的截面图。将用N型掺杂剂掺杂装置700的未被N阱掩模713掩蔽(或穿过其暴露)的部分(例如，LDMOS区711)以形成一个或一个以上N阱区715。在此实施例中，N阱区715形成于LDMOS区711的HVNWELL区712内。除其它类型的植入(包含APT植入、P型阈值电压调整(PVT)植入及/或类似植入)之外，N阱区715还可使用N阱植入形成。
[0065]在一些实施例中，用以形成N阱区715的N阱植入工艺可用以在BJT装置(未展示)(例如，PNP BJT装置)的基极中形成N阱区。在此实施例中，不使用用以形成N阱区715的N阱植入工艺来形成BJT装置780的基极760中的经掺杂区。换句话说，从BJT装置780排除N阱掺杂或植入工艺。在一些实施例中，可使用N阱掺杂或植入工艺来形成BJT装置780的至少一部分。
[0066]如图7E中所展示，减小表面场(RESURF)氧化物720形成于装置700上。在一些实施例中，RESURF氧化物720可为热氧化物与经沉积氧化物的任一组合。在一些实施例中，RESURF氧化物720可包含沉积于经沉积氧化物层上的热氧化物层，或反之亦然。在一些实施例中，热氧化物可具有大致在10 A与1000人之间的厚度，且经沉积氧化物可具有大致在10 A与1500 A之间的厚度。举例来说，RESURF氧化物720可包含大致200 A的热氧化物及大致800人的经沉积氧化物。虽然图7E中未展示，但在一些实施例中，可在于装置700上形成RESURF氧化物720之前移除形成于装置700上的牺牲氧化物。
[0067]图7F是图解说明在已移除图7E中所展示的RESURF氧化物720的至少一些部分以形成RESURF氧化物721、722 (或RESURF氧化物的部分或者RESURF氧化物层)之后的装置700的截面图。在一些实施例中，可使用一个或一个以上掩蔽工艺及/或一个或一个以上蚀刻工艺移除RESURF氧化物720的部分。如图7F中所展示，RESURF氧化物722的至少一部分安置于电阻器区741中的场氧化物704上。此外，RESURF氧化物723的至少一些部分安置于包含于BJT区781中的BJT装置780的射极770上。具体来说，RESURF氧化物723的至少一部分安置于BJT区781中的射极770的经暴露硅表面(例如，硅装置区705的经暴露硅表面(例如，顶部表面T))上。此外，虽然未标记，但RESURF氧化物720的其余部分安置于集极750的至少一部分上。
[0068]此外，如图7F中所展示，RESURF氧化物721 (其来源于RESURF氧化物720)的一部分安置于LDMOS区711中的LDMOS装置710的经暴露硅表面(例如，硅装置区705的经暴露硅表面)上。具体来说，RESURF氧化物721的一部分安置于HVNWELL区712及N阱区715 上。[0069]图7G是图解说明装置700内的与基极植入区719并发形成的N型掺杂漂移(NDD)区718的形成的截面图。具体来说，NDD区718形成于HVNWELL区712中，且基极植入区719并发(例如，同时)形成于BJT区781中。NDD区718可充当LDMOS区711中的LDMOS装置710的漂移区。NDD区718及基极植入区719使用NDD掩模724及N型植入工艺(例如，单个N型植入工艺)形成。如图7G中所展示，用以形成LDMOS区711的LDMOS装置710中的NDD区718的N型植入工艺为用以形成包含于BJT区781的基极760中的基极植入区719的相同N型植入工艺。因此，如图7G中所展示，在用于NDD区718 (例如，η型漂移区)的至少掩蔽步骤及植入步骤期间，BJT装置780的基极760及射极770在NDD掩模724 (其可称为漂移区掩模)中还为敞开的(例如，暴露的、未掩蔽的)且被植入。
[0070]如图7G中所展示，NDD区718及基极植入区719各自具有大于N阱区715的深度的深度。如上文所论述，NDD区718及基极植入区719可各自具有小于N阱区715的深度的深度。如图7G中所展示，NDD区718及基极植入区719具有大于N阱区715的横向(或水平)宽度Q(从左向右，或反之亦然)的横向(或水平)宽度R。
[0071]举例来说，在图7G中，基极植入物719中的净电荷可小于N阱715中的净电荷。在一些实施例中，NDD区718可为经配置以充当相对高电压LDMOS装置710的电压可跨越其下降的区域的漂移区。换句话说，可通过跨越NDD区718支持的电压促成LDMOS装置710的高电压特性。
[0072]虽然图7G中未展示，但PDD区还可以类似于HVLPDM0S装置或HVPMOS装置(未展示)及NPN BJT装置(未展示)的方式形成。用于HVLPDM0S装置或HVPMOS装置的PDD区的P型植入还可用以掺杂NPN BJT装置的基极。HVLPDM0S装置或HVPMOS装置的PDD区可充当HVLPDM0S装置或HVPMOS装置的漂移区。换句话说，在NPNBJT装置(未展示)中，P型漂移区植入可用以掺杂NPN BJT装置，且P阱掺杂或植入可从至少一个NPN BJT装置排除。
[0073]如上文所提及，在一些实施例中，除使用漂移区植入形成的BJT装置(例如，BJT装置780)之外，还可产生具有使用P阱工艺(用于NPN BJT装置)形成的基极植入区的一个或一个以上BJT装置(未展示)，且还可产生具有使用N阱工艺(用于PNP BJT装置)形成的基极植入区的一个或一个以上BJT装置(未展示)。
[0074]图7Η是图解说明装置700上的多晶硅部分的形成的截面图。如图7Η中所展示，栅极多晶硅726 (其也可称为栅极电极)形成于LDMOS区711中且电阻器多晶硅742 (也可称为多晶硅部分)形成于电阻器区741中。在一些实施例中，栅极多晶硅726及电阻器多晶娃742可形成为多晶娃层的一部分。在一些实施例中，栅极多晶娃726及电阻器多晶娃742可形成为同一多晶娃形成工艺的一部分。在一些实施例中，用以形成栅极多晶娃726的多晶硅沉积工艺可为与用以形成电阻器多晶硅742相同的多晶硅沉积工艺。因此，电阻器多晶硅742及栅极多晶硅726可并发形成而非使用不同多晶硅工艺步骤形成。在一些实施例中，多晶硅沉积工艺可包含一个或一个以上掩蔽工艺步骤、一个或一个以上蚀刻步骤及/或类似步骤。
[0075]如图7Η中所展示，电阻器多晶硅742沉积于RESURF氧化物722上，RESURF氧化物722沉积于场氧化物704上。因此，RESURF氧化物722及场氧化物704安置于电阻器多晶硅742与P阱区709之间。在此实施例中，在多晶硅形成中不包括BJT区781。虽然图7Η中未展示，但在一些实施例中，电阻器多晶硅742可直接形成于场氧化物704上。在此些实施例中，可不在电阻器区741中的场氧化物704的至少一部分上形成(例如，可从其排除)RESURF氧化物722。换句话说，在一些实施例中，RESURF氧化物722可不安置于场氧化物704与电阻器多晶硅742之间。
[0076]如图7H中所展示，栅极氧化物725形成于栅极多晶硅726的至少一部分下面(使得栅极氧化物725安置于栅极多晶硅726与硅装置区705的顶部表面T之间)。如图7H中所展示，栅极氧化物725与RESURF氧化物721的至少一部分接触。具体来说，栅极氧化物725的一端与RESURF氧化物721的至少一端接触(例如，邻接、邻近于所述至少一端)。在一些实施例中，栅极氧化物725可具有5人与300人之间(例如，5θΑ、120 A> 200 A )的厚度。在一些实施例中，栅极氧化物725可具有小于RESURF氧化物721的厚度的厚度。
[0077]如图7H中所展示，NDD区718的边界(例如，如此图中所定向的左侧边界)和硅装置区705的顶部表面T (其可为外延层的顶部表面)与LDMOS装置710的栅极氧化物725的底部表面之间的界面相交(例如，在所述界面处终止)。相比来说，N阱区715的边界(例如，如此图中所定向的左侧边界)和硅装置区705的顶部表面T(其可为外延层的顶部表面)与LDMOS装置710的RESURF氧化物720的底部表面之间的界面可相交。如图7H中所展示，NDD区718的边界(在栅极氧化物725下面)可与HVNWELL区712的边界大致相同(例如，与所述边界对应或邻近于所述边界)。
[0078]如图7H中所展示，N阱区715安置于NDD区718内，NDD区718安置于HVNWELL区712内，且HVNWELL区712安置于P阱区709的部分之间(例如，在横向上在其之间)。因此，N阱区715、NDD区718及HVNWELL区712具有不同截面面积。
[0079]如图7H中所展示，NDD区718的边界(例如，如在此图中定向的右侧边界)和场氧化物704与硅装置区705之间的界面相交(例如，在所述界面处终止)。换句话说，NDD区718的边界(例如，如在此图中定向的右侧边界)在场氧化物704的底部表面处终止。类似地，N阱区715的边界(例如，如在此图中定向的右侧边界)也和场氧化物704与硅装置区705之间的界面相交(例如，在所述界面处终止)。换句话说，N阱区715的边界(例如，如在此图中定向的右侧边界)在场氧化物704的底部表面处终止。如图7H中所展示，NDD区718 (在栅极氧化物725下面)的边界(例如，如在此图中定向的右侧边界)不与N阱区715的边界(例如，如在此图中定向的右侧边界)或HVNWELL区712的边界(例如，如在此图中定向的右侧边界)对应(例如，与所述边界分离)。
[0080]图71是图解说明用以形成P区732 (其可为LNDMOS装置710的主体区)且用以掺杂栅极多晶硅726的至少一部分733及电阻器多晶硅742的一部分734的P植入掩模731的截面图。P区732安置于P阱区709内。P区732的深度小于P阱区709的深度。如图71中所展示，用以掺杂P区732的植入工艺还用以掺杂栅极多晶硅726的部分733及电阻器多晶硅742的部分734。因此，电阻器多晶硅742的部分734可与栅极多晶硅726的部分733及P区732并发掺杂。P区732及部分733、734的掺杂可为使用P型掺杂剂执行的相对轻掺杂(例如，在浓度上比P阱区709的浓度轻)。部分734的至少一部分(例如，沿顶部部分的中间部分)可界定电阻器多晶硅742的电阻器主体区735。换句话说，在LDMOS装置710主体植入期间，P植入掩模可围绕电阻器多晶硅742为敞开的(例如，暴露的、未掩蔽的)使得可对电阻器多晶硅742进行掺杂。P区732安置于P阱区709的至少一部分内。[0081]电阻器多晶硅742的部分734可包含电阻器多晶硅742的电阻器主体区735的至少一些部分。上文连同至少图1及2—起展示并描述多晶硅电阻器的电阻器主体区的实例。在一些实施例中，P植入掩模731 (其可称为主体植入掩模)可经形成使得仅对电阻器多晶硅742的电阻器主体区735进行掺杂。P区732可具有比P阱区709的掺杂剂浓度低(例如，低一个数量级)的掺杂剂浓度。
[0082]在一些实施例中，电阻器多晶硅742可借助用以掺杂P区732的相同植入工艺(或其步骤)以及用以掺杂LDMOS装置710的源极的N型植入掺杂。在一些实施例中，可在与NMOS工艺相关的源极/漏极(S/D)植入期间形成源极植入物。
[0083]图7J是图解说明使用NLDD植入掩模739形成的N型轻掺杂的漏极(NLDD)区736、737的截面图。如图7J中所展示，还在NLDD植入工艺期间掺杂栅极多晶硅726的至少一部分。虽然图7J中未展示，但还可执行P型LDD植入。在一些实施例中，可在执行NLDD植入工艺及/或执行PLDD植入工艺之前执行栅极密封氧化工艺(未展示)。如图7J中所展示，从NLDD植入工艺排除电阻器区741及BJT区781。在一些实施例中，电阻器区741及/或BJT区781的至少一些部分可经受NLDD植入。举例来说，电阻器多晶硅742的至少一部分(例如，其电阻器主体区)可经受NLDD植入。
[0084]如图7K中所展示，执行正硅酸乙酯(TEOS)沉积及蚀刻以形成LDMOS装置710的间隔件751及多晶硅电阻器740的间隔件752。可使用间隔件回蚀工艺形成间隔件751及间隔件752。
[0085]在已形成间隔件751、752之后，使用P+植入掩模753 (其可称为源极掩模及/或漏极掩模)借助P+植入工艺(其为一类源极植入工艺及/或漏极植入工艺)掺杂电阻器多晶硅742的每一端以形成P+区755、756。P+植入掩模可与PMOS装置(未展示)的P+源极/漏极(S/D)植入相关联。可用P型掺杂剂进一步掺杂电阻器多晶硅742的端(或触点区)使得可稍后使用(或经由)多晶硅电阻器740的P+区755、756形成欧姆(而非整流)触点。如图7K中所展示，电阻器多晶硅742的先前已掺杂的端部分未被P+植入掩模753掩蔽(或穿过其暴露)以形成P+区755、756。在一些实施例中，P+区可称为多晶硅电阻器740的触点区。电阻器主体区735 (展示于图71中，举例来说)可安置于P+区755、756之间。
[0086]此外，如图7K中所展示，借助P+植入掺杂BJT装置780的射极770以在基极植入区719内形成P+区757。因此，多晶硅电阻器740的至少一些部分及BJT装置780的至少一些部分可借助与PMOS装置相关联的P+植入工艺并发掺杂。如图7K中所展示，集极750还包含P+区758。
[0087]在此实施例中，仅展示P+植入。在一些实施例中，还可执行与NMOS装置(未展示)相关联的N+源极/漏极植入。虽然未展示在此实施例中，但多晶硅电阻器(未展示)的至少一些部分及NPN BJT装置(未展示)的至少一些部分可借助与NMOS装置相关联的N+植入工艺并发掺杂。
[0088]在已执行P+植入工艺之后，在装置700上形成(例如，沉积、生长)自对准硅化物氧化物761。在一些实施例中，自对准硅化物氧化物761可称为自对准硅化物阻挡氧化物。因此，在自对准硅化物处理期间，在电阻器多晶硅742的P+区755、756上安置(例如，形成)但不在电阻器主体(电阻器多晶娃742的安置于P+区755、756之间的中心P掺杂的部分(其借助LNDMOS P型主体植入掺杂))上安置自对准硅化物。
[0089]自对准硅化物氧化物761可经蚀刻(即，经图案化使得自对准硅化物氧化物761被移除，惟在其中自对准硅化物的形成不合意的区域(例如电阻器多晶硅742的中心P掺杂的部分)中除外)使得可分别在如图7M中所展示的LDMOS装置710的栅极、源极及漏极上使用金属形成自对准硅化物791、792及793。此外，可在多晶硅电阻器740的每一端上(分别在P+区755及756上)形成自对准硅化物794及795。最后，自对准硅化物796、797、798可分别在BJT装置780的集极750、基极760及射极770中的每一者上形成。未展示形成自对准硅化物之后的工艺步骤，例如触点形成、钝化、金属化、电介质及导通体形成。
[0090]在一些实施例中，装置700中可包含额外类型的半导体结构。举例来说，除BJT装置780、多晶硅电阻器740及LDMOS装置710之外，还可在装置700中形成电容器装置。
[0091]图8是图解说明与本文中所描述的BJT装置的电参数相关的表的图示。如图8中所展示，电参数800包含贝塔(β)值、在基极端子断开的情况下集极与射极之间的击穿电压(BVceo)及在集极端子断开的情况下集极与基极之间的击穿电压(BVceo)。在此实施例中，已正规化电参数800的值。
[0092]具体来说，如图8中所展示，具有与LDMOS装置(展示为具有漂移区810的NPNBJT)的漂移区并发形成的基极植入区的NPN BJT装置的电参数800经正规化为具有P阱作为基极的NPN BJT装置(展示为具有P阱820的NPN BJT)的电参数800。具有漂移区810的NPN BJT的贝塔值为具有P阱820的NPN BJT的贝塔值的大致4倍。举例来说，如果具有P阱820的NPN BJT的贝塔值为大致10，那么具有漂移区810的NPN BJT的贝塔值将为大致40或40以上。在一些实施例中，具有漂移区810的NPN BJT的贝塔值与具有P阱820的NPN BJT的贝塔值的比率可大于4: 1(例如，5: UlO: I)或小于4: 1(例如，3: 1、2:1)。
[0093]具有漂移区810的NPN BJT的BVceo值及BVcbo值两者分别为具有P阱820的NPNBJT的BVceo值及BVcbo值的大致两倍。举例来说，如果具有P阱820的NPN BJT的BVceo值为大致25，那么具有漂移区810的NPN BJT的BVceo值将为大致50或50以上。在一些实施例中，具有漂移区810的NPN BJT的BVceo值与具有P阱820的NPNBJT的贝塔值的比率可大于2: 1(例如，3: 1、4: I)或小于2: 1(例如，1.5: I)。作为另一实例，如果具有P阱820的NPN BJT的BVcbo值为大致25，那么具有漂移区810的NPNBJT的BVcbo值将为大致50或50以上。在一些实施例中，具有漂移区810的NPN BJT的BVcbo值与具有P阱820的NPN BJT的贝塔值的比率可大于2: I (例如，3: 1、4: I)或小于2: 1(例如，1.5: I)。
[0094]此外，如图8中所展示，具有与LDMOS装置(展示为具有漂移区830的PNP BJT)的漂移区并发形成的基极植入区的PNP BJT装置的电参数800经正规化为具有N阱作为基极的PNP BJT装置(展示为具有N阱840的PNP BJT)的电参数800。具有漂移区830的PNPBJT的贝塔值为具有N阱840的PNP BJT的贝塔值大致4倍。举例来说，如果具有N阱840的PNP BJT的贝塔值为大致5，那么具有漂移区830的PNP BJT的贝塔值将为大致20或20以上。在一些实施例中，具有漂移区830的PNP BJT的贝塔值与具有N阱840的PNP BJT的贝塔值的比率可大于4: 1(例如，5: UlO: I)或小于4: 1(例如，3: 1、2: I)。
[0095]具有漂移区830的PNP BJT的BVceo值及BVcbo值两者分别与具有N阱840的PNPBJT的BVceo值及BVcbo值大致相同。举例来说，如果具有N阱840的PNP BJT的BVceo值为大致25，那么具有漂移区830的PNP BJT的BVceo值将为大致25或25以上。在一些实施例中，具有漂移区830的PNP BJT的BVceo值与具有N阱840的PNP BJT的贝塔值的比率可大于1:1 (例如，1.5: 1、2: I)或小于1:1 (例如，0.75: I)。作为另一实例，如果具有N阱840的PNP BJT的BVcbo值为大致25，那么具有漂移区830的PNP BJT的BVcbo值将为大致25或25以上。在一些实施例中，具有漂移区830的PNP BJT的BVcbo值与具有N阱840的PNP BJT的贝塔值的比率可大于1: 1(例如，1.5: 1、2: I)或小于I: I (例如，0.75: I)。
[0096]图9是图解说明形成BJT装置的方法的流程图。此流程图可包含来自上文所描述的半导体处理的至少一些部分的工艺步骤。在一些实施例中，半导体工艺可与BCDMOS工艺相关。
[0097]如图9中所展示，在半导体衬底上形成外延层(框910)。在一些实施例中，可在半导体衬底上形成一个以上外延层。
[0098]在外延层中形成第一导电性类型的掩埋区(框920)。在一些实施例中，可在外延层中形成不同导电性类型的多个掩埋区。在一些实施例中，可在已形成第一外延层之后形成第一导电性类型的掩埋区，且可在所述掩埋区上方形成第二外延层。
[0099]形成与横向扩散金属氧化物半导体(LDMOS)装置相关联的第二导电性类型的阱区(框930)。在一些实施例中，可在具有比所述阱区大的截面面积的高电压阱区(例如，HVNWELL区)内形成所述阱区。
[0100]在形成阱区之后，形成LDMOS装置的栅极氧化物(框940)。在一些实施例中，可在半导体装置的硅装置区的顶部表面上形成栅极氧化物。在一些实施例中，可在形成可包含多种不同类型的氧化物的场氧化物及/或RESURF氧化物之后形成栅极氧化物。
[0101]植入第二导电性类型的掺杂剂以并发形成LDMOS装置的漂移区且形成双极结型晶体管(BJT)装置的基极植入区(框950)。在一些实施例中，漂移区可具有和外延层的顶部表面与LDMOS装置的栅极氧化物之间的界面相交的边界。
[0102]图10是图解说明形成电阻器装置的方法的流程图。此流程图可包含来自上文所描述的半导体处理的至少一些部分的工艺步骤。在一些实施例中，半导体工艺可与BCDMOS工艺相关。
[0103]如图10中所展示，沉积多晶硅层以并发形成横向扩散金属氧化物半导体(LDMOS)装置的栅极电极且形成电阻器装置的电阻器多晶硅(框1010)。在一些实施例中，可在先前形成的场氧化物的至少一部分上形成电阻器多晶硅。在一些实施例中，可在RESURF氧化物的不同部分上形成栅极电极及电阻器多晶硅。
[0104]植入掺杂剂以并发形成LDMOS装置的主体区且形成电阻器装置的电阻器多晶硅的电阻器主体区(框1020)。在一些实施例中，可在稍后于电阻器装置的电阻器多晶硅中形成的触点区之间安置电阻器主体区。
[0105]图11是图解说明形成电阻器装置及BJT装置的方法的流程图。此流程图可包含来自上文所描述的半导体处理的至少一些部分的工艺步骤。在一些实施例中，半导体工艺可与BCDMOS工艺相关。
[0106]在横向扩散金属氧化物半导体(LDMOS)装置的一部分中且在包含于半导体装置的电阻器区中的电阻器装置的一部分中同时植入第一掺杂剂(框1110)。在一些实施例中，电阻器装置的所述部分为电阻器装置的多晶硅部分的电阻器主体区。
[0107]在LDMOS装置的一部分中且在半导体装置的双极结型晶体管(BJT)区中的BJT装置的一部分中同时植入第二掺杂剂(框1120)。在一些实施例中，BJT装置的所述部分为基极植入区。
[0108]图12是图解说明NPN装置1280、P型LDMOS装置1210及多晶硅电阻器1240的图式。用以形成图12中所展示的装置的工艺步骤可类似于用以形成图7A到7M中所展示的装置的工艺步骤。具体来说，在此实施例中，多晶硅电阻器1240及/或BJT装置1280的部分可使用半导体工艺内的与用以产生LDMOS装置1210的一个或一个以上工艺步骤重叠或对应的一个或一个以上工艺步骤来产生。LDMOS装置1210、多晶硅电阻器1240及BJT装置1280集成于装置1200(也可称为集成电路)中。LDMOS装置1210在装置1200的LDMOS区1211内产生，多晶硅电阻器1240在装置1200的电阻器区1241内产生，且BJT装置1280在装置1200的BJT区1281内产生。如图12中所展示，BJT装置1280包含集极1250、基极1260及射极1270。
[0109]如图12中所展示，装置1200包含衬底1203及N型掩埋区1202。LDMOS区1211及BJT区1281各自包含N型连接体1213的至少一部分。P型掩埋区1201及N型掩埋区1202可使用包含植入工艺步骤、氧化工艺步骤、外延生长步骤及/或类似步骤的一系列工艺步骤形成。在一些实施例中，N型掩埋区1202及P型掩埋区1201的至少一部分可形成于连续形成(例如，以堆叠方式形成、借助介入工艺步骤或层在不并发间周期期间彼此向上叠置地形成)的一个或一个以上外延层(例如，P型外延层)中。举例来说，第一 P型外延层可形成于衬底1203上且第二 P型外延层可形成于第一 P型外延层上。
[0110]如图12中所展示，高电压N阱(HVNWELL)区1212 (例如，第一及第二 HVNWELL区)形成于LDMOS区1211及BJT区1281中的每一者中。在一些实施例中，HVNWELL区1212可围绕N阱区1209中的一者或一者以上(例如，在下面、具有比所述阱区大的截面面积)形成。
[0111]在此实施例中，用以形成P型掺杂漂移(TOD)区1218的植入工艺还用以形成基极植入物1219。具体来说，PDD区1218形成于HVNWELL区1212中且基极植入区1219并发(例如，同时)形成于BJT区1281中。PDD区1218可充当LDMOS区1211中的LDMOS装置1210的漂移区。PDD区1218及基极植入区1219使用PDD掩模1224及P型植入工艺(例如，单个P型植入工艺)形成。如图12G中所展示，用以形成LDMOS区1211的LDMOS装置1210中的TOD区1218的P型植入工艺为用以形成包含于BJT区1281的基极1260中的基极植入区1219的相同P型植入工艺。因此，如图12中所展示，在用于I3DD区1218(例如，η型漂移区)的至少掩蔽步骤及植入步骤期间，BJT装置1280的基极1260及射极1270在PDD掩模(未展示)(其可称为漂移区掩模)中还为敞开的(例如，暴露的、未掩蔽的)且被植入。
[0112]此外，用以形成P区(未展示)(其可为LNDMOS装置的主体区)及用以掺杂栅极多晶娃1226的至少一部分及电阻器多晶娃1242的一部分1234的P植入掩模。上文连同图7 —起描述与掺杂栅极多晶硅1226相关的各种处理步骤。
[0113]虽然未展示，但在一些实施例中，装置1200中可包含额外类型的半导体结构。举例来说，除BJT装置1280、多晶硅电阻器1240及LDMOS装置1210之外，可在装置1200中形
成电容器装置。
[0114]本文中所描述的各种技术的实施方案可在数字电子电路中或者在计算机硬件、固件、软件或其组合中实施。方法的部分还可由专用逻辑电路(例如，FPGA(场可编程门阵列)或ASIC(专用集成电路))执行，且设备可实施为所述专用逻辑电路。
[0115]实施方案可实施于计算系统(包含后端组件，例如，作为数据服务器；或包含中间件组件，例如，应用程序服务器；或包含前端组件，例如，具有用户可经由其来与实施方案交互的图形用户接口或网页浏览器的客户端计算机)或者此类后端、中间件或前端组件的任一组合中。组件可由任何数字数据通信形式或媒体(例如，通信网络)互连。通信网络的实例包含局域网(LAN)及广域网(WAN)，例如因特网。
[0116]一些实施方案可使用各种半导体处理及/或封装技术来实施。一些实施例可使用与半导体衬底(包含但不限于(举例来说)硅(Si)、砷化镓(GaAs)、碳化硅(SiC)及/或类似物)相关联的各种类型的半导体处理技术来实施。
[0117]尽管已如本文中所描述图解说明了所描述实施方案的特定特征，但所属领域的技术人员现在将能想出许多修改、替代、改变及等效形式。因此，应理解，所附权利要求书打算涵盖归属于实施例的范围内的所有此类修改及改变。应理解，已仅以举例而非限制的方式呈现所述实施例，且可做出形式及细节的各种改变。本文中所描述的设备及/或方法的任一部分可以任一组合形式来组合，惟互斥的组合除外。本文所描述的实施例可包含所描述的不同实施例的功能、组件及/或特征的各种组合及/或子组合。
【权利要求】
1.一种方法，其包括: 在半导体衬底上形成外延层； 在所述外延层中形成第一导电性类型的掩埋区； 形成与横向扩散金属氧化物半导体LDMOS装置相关联的第二导电性类型的阱区； 在所述形成所述阱区之后，形成所述LDMOS装置的栅极氧化物 '及植入所述第二导电性类型的掺杂剂以并发地形成所述LDMOS装置的漂移区且形成双极结型晶体管BJT装置的基极植入区，所述漂移区具有和所述外延层的顶部表面与所述LDMOS装置的所述栅极氧化物之间的界面相交的边界。
2.根据权利要求1所述的方法，其中所述基极植入区具有小于所述LDMOS装置的所述阱区的深度的深度。
3.根据权利要求1所述的方法，其中所述漂移区的深度与所述基极植入区的深度相同。
4.根据权利要求1所述的方法，其进一步包括: 在所述植入之前且在所述形成所述栅极氧化物之前，形成所述LDMOS装置的减小表面场RESURF氧化物，所述栅 极氧化物与所述RESURF氧化物接触。
5.根据权利要求1所述的方法，其中所述BJT装置具有大于20的电流增益值。
6.根据权利要求1所述的方法，其中所述BJT装置为PNP装置，所述LDMOS装置为N型LDMOS装置，且所述基极植入区具有N型导电性。
7.根据权利要求1所述的方法，其中所述BJT装置为NPN装置，所述LDMOS装置为P型LDMOS装置，且所述基极植入区具有P型导电性。
8.一种方法，其包括: 沉积多晶硅层以并发地形成横向扩散金属氧化物半导体LDMOS装置的栅极电极且形成电阻器装置的电阻器多晶硅；及 植入掺杂剂以并发地形成所述LDMOS装置的主体区且形成所述电阻器装置的所述电阻器多晶硅的电阻器主体区。
9.根据权利要求8所述的方法，其中所述掺杂剂为第一掺杂剂，所述方法进一步包括: 在所述电阻器多晶硅的用以形成触点区的一部分中且在金属氧化物半导体场效应晶体管MOSFET装置的源极区或漏极区中的至少一者中并发地植入第二掺杂剂。
10.根据权利要求8所述的方法，其中所述掺杂剂为第一掺杂剂，所述方法进一步包括: 在所述电阻器多晶硅的一部分中且在金属氧化物半导体场效应晶体管MOSFET装置的源极区或漏极区中的至少一者中并发地植入第二掺杂剂，所述第一掺杂剂与所述第二掺杂剂为相同导电性类型。
11.根据权利要求8所述的方法，其进一步包括: 并发地植入掺杂剂以形成所述LDMOS装置的主体区及所述电阻器装置的所述电阻器多晶硅的电阻器主体区。
12.根据权利要求8所述的方法，其进一步包括: 在所述LDMOS装置中形成减小表面场RESURF氧化物的第一部分且在所述电阻器装置中形成所述RESURF氧化物的第二部分，所述RESURF氧化物包含热氧化物层且包含经沉积氧化物层；及 形成所述LDMOS装置的与所述RESURF氧化物接触的栅极氧化物，与所述多晶硅层相关联的所述沉积包含在所述RESURF氧化物的所述第一部分上沉积所述栅极电极且在所述RESURF氧化物的所述第二部分上沉积所述电阻器多晶硅。
13.根据权利要求8所述的方法，其进一步包括: 在半导体衬底上形成外延层；及 在所述外延层的至少一部分中形成场氧化物，所述电阻器装置的所述电阻器多晶硅安置于所述场氧化物上面。
14.根据权利要求8所述的方法，其进一步包括: 在所述半导体装置的横向扩散金属氧化物半导体LDMOS区中形成减小表面场RESURF氧化物及栅极氧化物。
15.根据权利要求8所述的方法，其中所述电阻器装置具有大致在1000欧姆/平方(Ω/sq)与5000 Ω/sq之间的薄片电阻。
16.—种方法,其包括: 在包含于半导体装置中的横向扩散金属氧化物半导体LDMOS装置的一部分中及电阻器装置的一部分中同时植入第一掺杂剂；及 在所述半导体装置中的所述LDMOS装置的一部分中及双极结型晶体管BJT装置的一部分中同时植入第二掺杂剂。
17.根据权利要求16所述的方法，其中所述电阻器装置的所述部分为所述电阻器装置的多晶硅部分的电阻器区。
18.根据权利要求16所述的方法，其中所述BJT装置的所述部分为基极植入区。
19.根据权利要求16所述的方法，并发地在所述BJT装置中形成硅化物，在所述LDMOS装置中形成硅化物且在所述电阻器装置中形成硅化物。
20.根据权利要求16所述的方法，其中在BCDMOS工艺内执行所述第一掺杂剂及所述第二掺杂剂的所述植入。
【文档编号】H01L21/77GK103972166SQ201410031282
【公开日】2014年8月6日 申请日期:2014年1月23日 优先权日:2013年1月25日
【发明者】克里斯托弗·纳萨尔, 金成龙, 史蒂文·莱比格尔, 詹姆斯·霍尔 申请人:飞兆半导体公司