高密度mosfet阵列及其制备方法
【专利摘要】本发明提供一种高密度沟槽栅极的MOSFET阵列及制备方法，包括分为MOSFET阵列区和栅极拾取区的半导体衬底；多个精确隔开的氮化物压盖的有源沟槽栅极堆栈，嵌入在外延区中。每个氮化物压盖的有源沟槽栅极堆栈包括一个多晶硅沟槽栅极的堆栈，多晶硅沟槽栅极带有栅极氧化物壳和氮化硅压盖，覆盖在多晶硅沟槽栅极上方，并水平定位至栅极氧化物壳。氮化物压盖的有源沟槽栅极堆栈与源极、本体、外延区一起在MOSFET阵列区中构成MOSFET器件。在MOSFET阵列区和栅极拾取区上方，一个带图案的电介质区在MOSFET阵列上，一个带图案的金属层在带图案的电介质区上方。带图案的金属层和MOSFET阵列、栅极拾取区一起，通过内部氮化物压盖的有源沟槽栅极堆栈间隔，构成自对准的源极和本体接头。
【专利说明】高密度MOSFET阵列及其制备方法
【技术领域】
[0001]本发明涉及半导体器件结构领域一种高密度MOSFET阵列的器件结构及其制备方法。更确切地说，本发明涉及一种带有被氮化物压盖的沟槽栅极堆栈隔开的自对准接头的高密度MOSFET阵列及其制备方法。
【背景技术】
[0002]低压功率MOSFET常用于负载开关器件中。在负载开关器件中，要求降低器件的导通电阻(Rds)。确切地说，器件的RdsA必须达到最低，RdsA是指器件的导通电阻与器件有源区面积的乘积。另外，低压功率MOSFET通常用于高频直流-直流转换器件中。在这些器件中，通常要求器件的开关速度最大。优化开关速度最重要的三个参数为:l)RdsXQg ；2)RdsXQoss ；以及Rgd/Qgs之比。首先，Rds与栅极电荷(Qg)的乘积共同测量器件传导和开关损耗。98为栅漏电荷(Qgd)和栅源电荷(Qgs)之和。在第二个参数中，Qtjss表示当器件接通或断开时，需要充电和放电的电容量。最后，当器件断开时，dV/dt过大可能导致器件接通，将Qgd/Qgs2比降至最低，可以减少这种可能性。
[0003]基于沟槽的MOSFET的设计目的之一是为了降低器件的RdsA。设计基于沟槽的MOSFET,使得平面MOSFET中原有的JFET结构被除去，这样可以降低晶胞间距。然而，一般基于沟槽的MOSFET在本体区中没有任何的电荷平衡，从而增大了 RdsA。而且，栅极氧化物相对较薄，会在沟槽下方产生一个很大的电场，导致击穿电压较低。漂流区中的掺杂浓度必须很低，才能承载电压，栅极氧化物较薄的结构，会使RdsA增大。此外，由于高器件集成密度的晶胞间距不断减小，进一步减小栅极氧化物的厚度非常困难，都使得基于沟槽的MOSFET成为一个不太理想的选择。
[0004]带有二阶栅极氧化物的基于沟槽的M0SFET，在栅极顶部附近有一个薄层氧化物，在栅极底部有一层较厚的氧化物，从而使器件的通道电阻和漂流电阻都很低。顶部较薄的栅极氧化物可以在栅极和本体区之间提供良好的耦合，产生很强的反转，并且使薄顶部附近的通道中导通电阻很低。底部较厚的栅极氧化物产生电荷平衡效应，使得漂流区掺杂浓度升高。漂流区中较高的掺杂浓度会降低其电阻。然而，由于器件对本体接触失准误差高度敏感，则很难减小器件的尺寸。例如，如果器件的间距降至深亚微米级别(例如
0.5-0.6 μ m)，那么关于栅极的接触掩膜失准会大大改变器件的性能。为了提供与本体区良好的欧姆接触，使用接触掩膜之后，可以重掺杂导电类型与本体区相同的掺杂物，形成欧姆接触。如果对准的接触掩膜太接近栅极，也就是说没有位于硅台面结构的正中心，那么用于与本体形成欧姆接触的重掺杂物会在通道中终止。如果重掺杂欧姆区在通道中，那么器件的阈值电压和导通电阻都会受到影响。而且，如果对准的接触掩膜离栅极较远，那么双极结型晶体管(BJT)的接通会成为一个问题。由于本体区电阻的增大，本体区上的电压降也会增大。本体区上的大电压降会使寄生BJT更容易接通，从而对器件造成损坏。
[0005]因此，为了制备带有深亚微米间距的功率MOSFET器件，作为负载开关和高频直流-直流器件优化使用，有必要提出一种自对准接头的器件及其方法，以避免上述副作用发生。
【发明内容】
[0006]本发明的目的在于提供一种高密度MOSFET阵列及其制备方法，来解决现有技术存在的上述问题。
[0007]本发明的一个方面是提供一种高密度沟槽栅极MOSFET阵列，用X_Y_Z笛卡尔坐标系表示，X-Y平面平行于其主半导体芯片平面，包括:
一个平行于X-Y平面的半导体衬底，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极拾取区；
一个外延区覆盖在半导体衬底上方，本体注入区覆盖在外延区上方，源极注入区覆盖在本体区上方；
带有氮化物压盖的有源沟槽栅极堆栈的一个阵列，在X-Y平面中带有预置的氮化物压盖的有源沟槽栅极堆栈间隔，沉积在半导体衬底顶部，并且垂直嵌入在源极区、本体区以及外延区中，其中每个氮化物压盖的有源沟槽栅极堆栈还包括:
嵌入在栅极氧化物壳中的多晶硅沟槽栅极；以及
一个氮化硅压盖，覆盖在多晶硅沟槽栅极顶部，在X-Y平面中水平延伸到栅极氧化物壳的边缘上方，
从而与源极区、本体区和外延区一起，在MOSFET阵列区中构成相应的MOSFET器件；并且
在MOSFET阵列区上方，一个带图案的电介质区在MOSFET阵列上，一个带图案的金属层在带图案的电介质区上方
带图案的金属层穿过氮化物压盖的有源沟槽栅极堆栈间隔，构成自对准的源极和本体接头。
[0008]可选地，所述的沟槽栅极MOSFET阵列，其中所述栅极拾取区包括一个氮化物压盖的沟槽栅极拾取堆栈，沉积在半导体衬底上方，垂直嵌入到外延区中，其中氮化物压盖的沟槽栅极拾取堆栈包括:
嵌入在栅极氧化物壳中的多晶硅沟槽栅极，所述的氮化物压盖的沟槽栅极拾取堆栈的多晶硅沟槽栅极沿X-Y平面，用于连接所述的每个氮化物压盖的有源沟槽栅极堆栈的多晶硅沟槽栅极；以及
一对氮化硅压盖，其中心缝隙在X-Y平面中，水平定位至栅极氧化物壳，所述的这对氮化硅压盖除了其中心缝隙之外，都覆盖到多晶硅沟槽栅极顶部，带图案的金属层穿过中心缝隙，形成到多晶硅沟槽栅极顶部的自对准栅极接头。
[0009]可选地，所述的沟槽栅极MOSFET阵列，其中还包括，
在源极区上方，但是在每个氮化硅压盖下方，一个遍及MOSFET阵列区的衬垫氧化区；
以及
在源极区上方，但是在那一对氮化硅压盖下方，一个遍及栅极拾取区的衬垫氧化区。
[0010]可选地，所述的沟槽栅极MOSFET阵列，其中还包括，
一个接触增强插头，在带图案的金属层和源极、本体接头之间的接触界面处，用于改善所述的接触界面的质量和可靠性；以及一个接触增强插头，在带图案的金属层和氮化物压盖的沟槽栅极拾取堆栈之间的接触界面处，用于改善所述的接触界面的质量和可靠性。
[0011]可选地，所述的沟槽栅极MOSFET阵列，其中:
多晶硅沟槽栅极具有一个顶部沟槽部分和一个底部沟槽部分，相应地，栅极氧化物壳具有一个顶部栅极氧化物壳和一个底部栅极氧化物壳；并且底部栅极氧化物壳的厚度比顶部栅极氧化物壳的厚度大得多，导致相关MOSFET的栅漏电容减小。
[0012]可选地，所述的沟槽栅极MOSFET阵列，其中:
氮化物压盖的有源沟槽栅极堆栈的氮化硅压盖的宽度为0.3-1微米，厚度为1000-5000埃，导致MOSFET阵列中MOSFET间距在X-Y平面中为0.6-0.8微米；
氮化物压盖的沟槽栅极拾取堆栈的那对氮化硅压盖宽度为0.5-1.6微米，从缝隙的对边外缘测量宽度为0.5-1.6微米，厚度为1000-5000埃；以及衬垫氧化区的厚度为100-300埃。
[0013]可选地，所述的沟槽栅极MOSFET阵列，其中，对于MOSFET阵列区中的多晶硅沟槽栅极来说:
其顶部沟槽部分的宽度为0.2-0.3微米，深度为0.3-0.6微米；并且其底部沟槽部分的深度为0.3-0.6微米；并且相应地， 顶部栅极氧化物壳的厚度为100-600埃，而底部栅极氧化物壳的厚度为300-1000埃。
[0014]可选地，所述的沟槽栅极MOSFET阵列，其中接触增强插头的厚度为2000-4000埃，包括一个钛/氮化钛势垒层以及上方的钨层。
[0015]本发明的另一个方面是提供一种用于制备高密度沟槽栅极的MOSFET阵列器件的方法，在χ-y-z笛卡尔坐标系中表不，其中X-Y平面平行于其主半导体芯片平面，包括:
a)制备一个半导体衬底，在半导体衬底上构成一个外延层，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极拾取区；
b)在MOSFET阵列区中制备有源沟槽阵列，在栅极拾取区中制备一个拾取沟槽，有源沟槽和拾取沟槽延伸预置的总沟槽深度，延伸到部分外延层中；
c)在有源沟槽上方，制备氮化物压盖的有源沟槽栅极堆栈的一个阵列，在拾取沟槽上方制备氮化物压盖沟槽栅极拾取堆栈，将本体区和源极区成功注入到器件中，其中:
氮化物压盖的有源沟槽栅极堆栈在X-Y平面中具有预置的内部氮化物压盖的有源沟槽栅极堆栈间隔；并且
每个氮化物压盖的有源沟槽栅极堆栈都包括:
嵌入在栅极氧化物壳中的多晶硅沟槽栅极；以及
覆盖在多晶硅沟槽栅极上方的氮化硅压盖，在X-Y平面中水平定位至栅极氧化物壳从而在MOSFET阵列区中制成一个MOSFET阵列，在栅极拾取区中制成一个栅极拾取结构；并且
d)在器件上方，沉积一个带图案的电介质区在MOSFET阵列和栅极拾取结构上并形成图案，和一个带图案的金属层在带图案的电介质区上方，
从而完成高密度沟槽栅极的MOSFET阵列器件，其中带图案的金属层在MOSFET阵列和栅极吸引结构处，分别构成自对准的源极、本体接头和栅极接头。
[0016]可选地，所述的方法，其中制备有源沟槽和拾取沟槽包括: 制备X-Y平面拾取沟槽的宽度大于有源沟槽的宽度；并且
在有源区中，使所有的有源沟槽有相同的沟槽深度且都分成一个顶部沟槽和一个底部沟槽，顶部沟槽的宽度大于底部沟槽的宽度，使得相应的底部栅极氧化物壳的厚度大于相应的顶部栅极氧化物壳的厚度，
从而使相关MOSFET的栅漏电容减小。
[0017]可选地，所述的方法，其中拾取沟槽的宽度至少是有源沟槽宽度的两倍。
[0018]可选地，所述的方法，其中制备有源沟槽和拾取沟槽，相应的底部栅极氧化物壳的厚度大于相应的顶部栅极氧化物壳的厚度，还包括:
根据X-Y平面中有源沟槽和拾取沟槽的顶部沟槽剖面结构，在器件上方沉积一个氧化物硬掩膜并形成图案；
通过带图案的氧化物硬掩膜，各向异性地刻蚀出具有顶部沟槽宽度和顶部沟槽深度的顶部沟槽；
在顶部沟槽上方，生长一个衬垫氧化层，在衬垫氧化层上方，形成一个氮化物垫片层； 各向异性地刻蚀出氮化物垫片层和衬垫氧化层的底部，从而使顶部沟槽的底部裸露出来；
通过顶部沟槽裸露的底部，各向异性地刻蚀出具有底部沟槽宽度和底部沟槽深度的底部沟槽，所形成的底部沟槽宽度小于顶部沟槽宽度；
在底部沟槽中，生长一个衬里氧化层，其厚度大于衬垫氧化层的厚度；
全部除去顶部沟槽中的氮化物垫片层和衬垫氧化层，同时相应地减小底部沟槽中衬里氧化层的厚度；
在器件上方生长一个栅极氧化层，从而使相应的底部栅极氧化物壳比相应的顶部栅极氧化物壳更厚；并且
用多晶硅沉积填充有源沟槽和拾取沟槽，然后抛光器件的顶部，从而完成嵌入在栅极氧化物壳中的多晶硅沟槽栅极。
[0019]可选地，所述的方法，其中在有源沟槽上方制备氮化物压盖的有源沟槽栅极堆栈和在拾取沟槽上方的氮化物压盖的沟槽栅极拾取堆栈的阵列包括:
通过带图案的氧化物硬掩膜，刻蚀多晶硅沟槽栅极，直到沟槽栅极凹槽深度小于氧化物硬掩膜的深度位置，从而形成沟槽栅极凹槽；
在多晶硅沟槽栅极中生长一个栅极氧化层；并且
在每个多晶硅沟槽栅极上方，制备一个多晶硅压盖，覆盖着多晶硅沟槽栅极顶部，并且在X-Y平面中，水平定位至栅极氧化物壳。
[0020]可选地，所述的方法，其中在有源沟槽上方制备氮化物压盖的有源沟槽栅极堆栈，在拾取沟槽上方制备氮化物压盖的沟槽栅极拾取堆栈，并且注入源极区和本体区，包括:
a)在有源沟槽和拾取沟槽上方的栅极氧化层上沉积氮化硅压盖晶粒并干刻蚀，直到氮化硅压盖晶粒填满有源沟槽处的沟槽栅极凹槽，由于拾取沟槽比有源沟槽宽很多，因此，氮化硅压盖晶粒只能仅仅填满拾取沟槽顶部的沟槽栅极凹槽的周边部分；
b)剥去带图案的氧化物硬掩膜，使氮化硅压盖晶粒突出器件的顶面上方，氮化硅压盖晶粒的突出物边缘与栅极氧化物壳的自动定位，然后刻蚀掉裸露在氮化硅压盖晶粒外的栅极氧化层； c)在器件的顶面中生长一个衬垫氧化层；
d)利用本体掩膜，通过衬垫氧化区，注入本体注入区，嵌入在外延层中，同时通过衬垫氧化区，保护半导体表面不受注入损坏；
e)利用源极掩膜，通过衬垫氧化区，注入源极注入区，嵌入在外延层中，同时通过衬垫氧化区，保护半导体表面不受注入损坏；并且
f )对器件进行一个周期的空间均匀的氮化硅沉积和氮化硅刻蚀，每次都以预置的沉积/刻蚀速度和一定的沉积/刻蚀时间间隔，因此，由于氮化硅压盖晶粒的突出物，氮化硅压盖晶粒生长成氮化硅压盖，并且完成:
fI)在有源沟槽上方的氮化物压盖的有源沟槽栅极堆栈，在X-Y平面中具有预置的氮化物压盖的有源沟槽栅极堆栈间隔；并且
f2)在拾取沟槽上方的氮化物压盖的沟槽栅极拾取堆栈。
[0021]如权利要求9所述的方法，其特征在于，在器件上方沉积带图案的金属层并形成图案，包括:
在带图案的金属层和源极、本体区之间的接触界面处，增加一个接触增强插头，以改善所述的接触界面的质量和可靠性；并且
在带图案的金属层和氮化物压盖的沟槽栅极拾取堆栈之间的接触界面处，增加一个接触增强插头，以改善所述的接触界面的质量和可靠性。
【专利附图】
【附图说明】
[0022]参见附图，提出了本发明的多种实施例。然而，这些附图仅用于解释说明，并不用于局限本发明的范围。
[0023]图1表示本发明所述的高密度沟槽栅极的MOSFET阵列的平面剖面图；
图2A、图2B、图2C和图3A表示在MOSFET阵列区中制备有源沟槽，以及在半导体衬底的栅极拾取沟槽中制备拾取沟槽；
图3B、图3C和图3D表示在有源沟槽和拾取沟槽中，制备多个多晶硅沟槽栅极，每个栅极都嵌入在栅极氧化物壳中；
图3E、图4A、图4B、图4C、图4D、图4E表示在有源沟槽上方制备一个有源氮化物压盖的沟槽栅极堆栈阵列，在拾取沟槽上方制备一个氮化物压盖的沟槽栅极拾取堆栈，并且连续注入本体区和源极区，从而在MOSFET阵列区中形成一个MOSFET阵列，在栅极拾取区中形成一个栅极拾取结构；并且
图5A、图5B、图5C和图表示在MOSFET阵列和栅极拾取结构上方，沉积电介质区并形成图案，然后在电介质区上方，沉积一个金属层并形成图案。
【具体实施方式】
[0024]上述说明及所含附图仅涉及本发明的一个或多个现有较佳实施例，并且还提出了一些示例可选功能和/或可选实施例。文中的说明及附图仅用于解释说明，不用于局限本发明。因此，本领域的技术人员应明确变化、修正及可选方案。这些变化、修正及可选方案也应认为在本发明的范围内。
[0025]图1表示本发明所述的高密度沟槽栅极的MOSFET阵列10的平面剖面图。为了更好地说明MOSFET阵列10中的空间和结构关系，使用X-Y-Z笛卡尔坐标系，X-Y平面平行于主半导体芯片平面。高密度沟槽-栅极的MOSFET阵列10具有:
(I)一个平行于X-Y平面的半导体衬底600，在X-Y平面中半导体衬底600被分成一个MOSFET阵列区1a以及一个栅极拾取区10b。
[0026](2)—个外延区602覆盖在半导体衬底600上方，本体注入区40a、40b、40c和40d覆盖在外延区602上方，源极注入区42a、42b、42c和42d覆盖在本体注入区40a、40b、40c和40d上方。
[0027](3)氮化物压盖的有源沟槽栅极堆栈102a、102b以及拾取氮化物压盖的沟槽栅极堆栈102c组成的一个阵列，沉积在半导体衬底600顶部，并且垂直嵌入在一组源极区42a、42b、42c、42d，一组本体区40a、40b、40c、40d以及外延区602中。虽然此次只提及了两个氮化物压盖的有源沟槽栅极堆栈，但是对于本领域的技术人员来说，氮化物压盖的有源沟槽栅极堆栈的数量可以扩展至两个以上。与之类似，氮化物压盖的沟槽栅极拾取堆栈的数量也可以扩展至一个以上。更重要的是，氮化物压盖的有源沟槽栅极堆栈已经在X-Y平面中预置了内部的氮化物压盖的有源沟槽栅极堆栈间隔，用于形成高密度沟槽栅极的MOSFET阵列10，这将在下文中详细介绍。至于更多的结构细节，氮化物压盖的有源沟槽栅极堆栈102a还包括:
(3a)沟槽栅极堆栈10a具有一个多晶硅沟槽栅极342，嵌入在栅极氧化物壳中(顶部栅极氧化物23a和底部栅极氧化物24a)以及上方的栅极氧化物27a中。
[0028](3b)氮化硅盖44a覆盖着多晶硅沟槽栅极342的顶部。更重要的是，氮化硅盖44a在X-Y平面中，水平定位到栅极氧化物壳(顶部栅极氧化物23a和底部栅极氧化物24a)，使得在Z方向上，氮化硅盖44a和44b的中心线和相应的栅极氧化物壳的中心线基本重叠。一般来说，氮化硅盖44a和44b的宽度略大于内衬栅极氧化物壳的栅极所嵌入的沟槽宽度，从而使氮化物盖44a和44b延伸到距离栅极氧化物壳的边缘上方一段可控的距离，例如根据晶胞密度的要求，这段可控的距离约为0.02至0.2微米之间。因此，氮化物压盖的有源沟槽栅极堆栈102a与源极区42a、42b、本体区40a、40b以及外延区602 —起构成MOSFET阵列区中的MOSFET器件。同样地，类似结构氮化物压盖的有源沟槽栅极堆栈102b(带有沟槽栅极堆栈100b、多晶硅沟槽栅极342、顶部栅极氧化物23b、底部栅极氧化物24b、栅极氧化物27b、氮化硅盖44b)与源极区42b、42c、本体区40b、40c以及外延区602 —起构成MOSFET阵列区1a中的另一个MOSFET器件。高密度沟槽栅极的MOSFET阵列10的功能之一就是，多晶硅沟槽栅极342具有顶部沟槽部分和底部沟槽部分，相应地，栅极氧化物壳具有顶部栅极氧化物23a和底部栅极氧化物24a，底部栅极氧化物24a的厚度大于顶部栅极氧化物23a的厚度。对于本领域的技术人员来说，这样有可能会降低相关MOSFET的栅漏电容。在一个没有提及的可选实施例中，如果不要求降低栅漏电容的话，底部栅极氧化物24a的厚度可以与顶部栅极氧化物23a的厚度相同，以便简化制备工艺。
[0029](4)在MOSFET阵列区1a和栅极拾取区1b的上方，一个带图案的电介质区365形成在MOSFET阵列上，一个带图案的金属层640a、640b形成在带图案的电介质区365上方。因此，带图案的金属层640a、640b与MOSFET阵列一起，穿过内部氮化物压盖的有源沟槽栅极堆栈间隔，形成自对准的源极和本体接头。
[0030](5)至于更多的结构细节，栅极拾取区1b中的氮化物压盖的沟槽栅极拾取堆栈102c包括:
(5a) —个沟槽栅极堆栈10c具有一个多晶娃沟槽栅极342,嵌入在栅极氧化物壳中(顶部栅极氧化物23c和底部栅极氧化物24c)以及上方的栅极氧化物27c中。氮化物压盖的沟槽栅极拾取堆栈102c的多晶硅沟槽栅极342沿X-Y平面，与氮化物压盖的有源沟槽栅极堆栈102a和102b的多晶硅沟槽栅极342结合。
[0031](5b) 一对氮化硅盖44c覆盖着多晶硅沟槽栅极342的顶部。除了其中心盖之外，这对氮化硅盖44c还覆盖多晶硅沟槽栅极342的顶部。更重要的是，这对氮化硅盖44c的中心盖在X-Y平面中，水平定位到栅极氧化物壳(顶部栅极氧化物23c和底部栅极氧化物24c) ο
[0032]因此，带图案的金属层640b穿过这对氮化硅盖44c的中心盖，构成到多晶硅沟槽栅极342顶部的自对准栅极接头。
[0033]在结构图中，在高密度沟槽栅极的MOSFET阵列10的整个MOSFET阵列区1a上，衬垫氧化物区37a形成在源极区42a、42b的上方，氮化硅盖44a、44b的下方。类似地，在另一个结构图中，在高密度沟槽栅极的MOSFET阵列10的整个栅极拾取区1b上，衬垫氧化物区37b形成在源极区42c、42d的上方，那对氮化硅盖44c的下方。关于这些结构图37a、37b还将在下文详细介绍。
[0034]高密度沟槽栅极MOSFET阵列10的另一特点是，在带图案的金属层640a和源极-本体接触之间的接触界面处，可以增加一个接触增强插头80a，以改善接触界面的质量和可靠性。与之类似，在带图案的金属层640b和氮化物压盖的沟槽栅极拾取堆栈102c之间的接触界面处，也可以增加一个接触增强插头80b，以改善接触界面的质量和可靠性。例如，接触增强插头80a和80b可以由钨(W)制成。如图1所示，填充栅极接触孔的导电材料，用于电连接到栅极区。栅极接触孔包括一个穿过电介质层365的宽开口，在那对氮化硅盖44c上方，至少使那对氮化硅盖44c以及它们之间的缝隙部分裸露出来。栅极接触孔还包括一个在那对氮化硅盖44c缝隙中的一个狭小开口。接触增强插头80b至少填充狭小开口的底部，开口的宽度为那对氮化硅盖的缝隙，带图案的金属层640b填充狭小开口的顶部以及整个宽开口。
[0035]图2A至图表示本发明所述的高密度沟槽栅极的MOSFET阵列10的制备工艺。图2A、图2B、图2C和图3A表示在MOSFET阵列区中制备有源沟槽，并且在半导体衬底的栅极拾取区中制备拾取沟槽。
[0036]图2A表示在半导体衬底600 (例如N+导电类型)上方，制备外延区602 (例如N +导电类型)，然后沿其顶部X-Y平面，将器件分成MOSFET阵列区1a和栅极拾取区10b。由二氧化硅制成的硬氧化物掩膜304沉积在器件上方。
[0037]在图2B中，根据MOSFET阵列区1a中顶部有源沟槽的预置剖面沟槽顶部结构(X-Y平面)，以及栅极拾取区1b中拾取沟槽的预置剖面沟槽顶部结构(X-Y平面)，对硬氧化物掩膜304进行光刻，形成硬掩膜305的图案。
[0038]图2C至图3A表示在MOSFET阵列区1a中制备一个有源沟槽的阵列，并且在栅极拾取区1b中制备一个拾取沟槽，有源沟槽和拾取沟槽的预置总沟槽深度TCD，部分延伸到外延区602中。在图2C中，通过带图案的硬掩膜305，各向异性地刻蚀出宽度分别为UTWa、UTffb, UTffc和深度为UTD的顶部沟槽12a、12b、12c。利用预置的刻蚀速度和刻蚀时间，获得UTD。很重要的一点是，拾取沟槽12c的宽度为UTW。大于有源沟槽12a、12b的宽度分别为UTffa, UTffb,从而在接下来制备氮化物盖时，宽度最窄的缝隙用于到栅极的金属接头。例如，UTffc为UTWa的两倍。在一个较佳实施例中，UTWa可以在0.2至0.6微米之间选择，UTffc为
0.4微米以上。在图3A中，厚度为POTK的衬垫氧化层20a、20b、20c生长在顶部沟槽12a、12b、12c的侧壁和底部的硅表面上。然后，在衬垫氧化层20a、20b、20c上方，形成厚度为NSTK的薄氮化物垫片层22a、22b、22c。各向异性地刻蚀掉氮化物垫片层22a、22b、22c以及衬垫氧化层20a、20b、20c的底部，使顶部沟槽12a、12b、12c的底部裸露出来。各向异性地刻蚀出底部沟槽14a、14b、14c，穿过顶部沟槽12a、12b、12c的裸露底面，到外延区602中。因此，底部沟槽14a、14b、14c具有底部沟槽宽度分别为LTWa、LTffb, LTffc以及底部沟槽深度为LTD，其中底部沟槽宽度<顶部沟槽宽度。利用预置的刻蚀速度和刻蚀时间，制备LTD。
[0039]图3B至图3D表示在有源沟槽和拾取沟槽中，制备多个多晶硅沟槽栅极，每个多晶硅沟槽栅极都嵌入到栅极氧化物壳中。在图3B中，内衬氧化层21a、21b、21c生长在底部沟槽14a、14b、14c的硅表面上，内衬氧化层的厚度大于衬垫氧化层20a、20b、20c的厚度为Ρ0ΤΚ。在图3C中，全部除去顶部沟槽中的氮化物垫片层和衬垫氧化层(例如通过湿浸刻蚀)，相应地减少底部沟槽14a、14b、14c中内衬氧化层21a、21b、21c的厚度。在图3D中，制备时将顶部栅极氧化物壳23a、23b、23c生长在器件顶部沟槽的硅表面上，致使相应的底部栅极氧化物壳24a、24b、24c比相应的顶部栅极氧化物壳更厚。通过多晶硅沉积填充MOSFET阵列区1a和栅极拾取区1b中所有的沟槽(12a-12c、14a-14c)，然后抛光器件顶部，从而制成了嵌入在栅极氧化物壳(23a、23b、23c和24a、24b、24c)中的多晶硅沟槽栅极342。由于底部沟槽宽度分别为LTWa、LTffb, LTffc小于顶部沟槽宽度分别为UTWa、UTffb, UTffc,因此相应的底部栅极氧化物壳(24a、24b、24c)的厚度大于相应的顶部栅极氧化物壳(23a、23b、23c)的厚度。对于本领域的技术人员来说，这会引起相关MOSFET的栅漏电容的减小。
[0040]图3E、图4A、图4B、图4C、图4D、图4E表示制备一个有源氮化物压盖的沟槽栅极的阵列堆栈在有源沟槽上，在拾取沟槽上制备一个拾取氮化物压盖的沟槽栅极堆栈，然后连续注入本体区和源极区，从而在MOSFET阵列区1a中形成MOSFET阵列，在栅极拾取区1b中形成栅极拾取结构。图3E表示通过带图案的硬掩膜305，将多晶硅沟槽栅极342刻蚀到沟槽栅极凹槽深度(TGRD)，其中TGRD小于带图案的硬掩膜305的深度，从而构成沟槽栅极凹槽 25a、25b、25c。
[0041]然后在多晶硅沟槽栅极342中生长一个栅极氧化层27a、27b、27c。
[0042]图4A表示在栅极氧化层27a、27b、27c上，沉积并干刻蚀到氮化硅压盖晶粒35a、35b、35c中，直到氮化硅压盖晶粒35a、35b、35c填满顶部沟槽12a、12b、12c处的沟槽栅极凹槽25a、25b、25c，但是由于拾取顶部沟槽12c比有源顶部沟槽12a、12b (UTW。〉〉UTffa,UTffb)宽，因此氮化硅压盖晶粒35c只能在其周边外围部分填满拾取顶部沟槽12c处的沟槽栅极凹槽25c。为了更清楚地说明氮化硅压盖晶粒35a中的干刻蚀，要在顶部左侧插入多个临时渐进的干刻蚀表面结构3501a、3502a、3503a。同样地，为了更清楚地说明氮化硅压盖晶粒35c中的干刻蚀，要在顶部右侧插入多个临时渐进的干刻蚀表面结构3501c、3502c、3503c。
[0043]在图4B中，剥去带图案的硬氧化物掩膜305，使氮化硅压盖晶粒35a、35b、35c伸出到器件的顶面上方，伸出物的边缘在顶部栅极氧化物壳23a、23b、23c的内部定位中。然后，在器件的顶部娃表面上方，生长一个衬垫氧化区37a、37b、37c、37d。
[0044]图4C表示:1)利用本体掩膜，通过衬垫氧化区37a、37b、37c、37d，注入嵌入在外延区602顶部的本体注入区40a、40b、40c、40d，同时利用衬垫氧化区37a、37b、37c、37d保护半导体表面不受注入损伤。
[0045]2)利用源极掩膜，通过衬垫氧化区37a、37b、37c、37d，注入嵌入在外延区602顶部和本体注入区40a、40b、40c、40d上方的源极注入区42a、42b、42c、42d，同时利用衬垫氧化区37a、37b、37c、37d保护半导体表面不受注入损伤。
[0046]作为一个较佳实施例，本体区的厚度范围为0.3微米至0.7微米，源极区的厚度范围为0.1微米至0.2微米。关于衬垫氧化区37a、37b、37c、37d的备注:虽然衬垫氧化区37a、37b、37c、37d用于保护半导体表面不受注入损伤和后续氮化娃沉积工艺的影响,但是在最终的器件中它们并没有提供任何作用，因此在最后的氮化硅沉积的其他工艺步骤中可以选择将衬垫氧化区37a、37b、37c、37d作为虚拟部分除去。
[0047]图4D和图4E表示对器件进行一个周期的架空均匀的氮化硅沉积(图4D)和氮化硅刻蚀(图4E)，每次都以预置的沉积速度和一定的沉积时间间隔。为了更加清楚地说明氮化硅沉积，要在图4D中添加多个临时渐进的干刻蚀表面结构3601a、3602a、3603a、3603c、3602c、3603c。为了更加清楚地说明氮化硅刻蚀，要在图4E中添加多个临时渐进的干刻蚀表面结构4401a、4402a、4401c、4402c，作为插入部分。因此，由于氮化硅压盖晶粒35a、35b的突出物，氮化硅压盖晶粒35a、35b生长成氮化硅压盖44a、44b。同时，由于氮化硅压盖晶粒35c的突出物，氮化硅压盖晶粒35c要生长成一对氮化硅压盖44c。因此对于本领域的技术人员来说，在MOSFET阵列区1a中以及制备了一个有源氮化物压盖沟槽栅极堆栈102a、102b的阵列，在栅极拾取区1b中已经制备了一个拾取氮化物压盖沟槽栅极堆栈102c。更重要的是，在X-Y平面中，氮化物压盖的有源沟槽栅极堆栈具有预置的氮化物压盖的有源沟槽栅极堆栈间隔，可以利用源极和本体接头的自对准，制备高密度沟槽栅极MOSFET阵列。其原因在于，所有的氮化硅压盖44a、44b都在X-Y平面中水平定位到最近的顶部栅极氧化物壳。另外，也很重要的是，与本发明相同的工艺可同时实现栅极拾取区1b中栅极接头的自对准。
[0048]图5A、图5B、图5C和图表示在MOSFET阵列上方沉积电介质区并形成图案，在电介质区上方沉积栅极拾取结构和金属层并形成图案。图5A和图5B表示制备一个带图案的电介质区365 (例如由回流低温氧化物/含有硼酸的硅玻璃制成)。带图案的电介质区365在氮化物压盖的沟槽栅极拾取堆栈102c上方具有一个栅极接触开口 60，从而使那对氮化硅压盖44c的中心缝隙下面的衬垫氧化区37c裸露出来。然后，刻蚀除去裸露的衬垫氧化区 37c。
[0049]在图5C中，在器件上方制备一个带图案的硬掩膜630a、630b并形成图案。带图案的硬掩膜630a、630b在氮化物压盖的有源沟槽栅极堆栈102a、102b上方具有一个源极/本体接触开口 70，使带图案的电介质区365相应的部分裸露出来。然后刻蚀掉带图案的电介质区365相应的部分，使两个氮化硅压盖44a和44b限定的那部分衬垫氧化区37a裸露出来。然后刻蚀掉裸露的限定部分衬垫氧化区37a，通过源极注入区42b各向异性刻蚀，部分刻蚀到本体注入区40b中，从而制成一个自对准的接触开口 48，以便形成源极和本体接触。因此，相应的尺寸间距A (SP-A)、间距B (SP-B)以及高密度沟槽栅极MOSFET阵列10的MOSFET器件间距可以非常小。
[0050]图?表示完整的高密度沟槽栅极MOSFET阵列10，随后沉积金属层640a、640b。本发明所述的另一个可选功能是，在最后沉积金属层640a、640b之前，接触增强插头80a、80b可以形成在金属层640a、640b以及源极、本体、栅极区之间的接触界面处，以改善这些接触界面的质量和可靠性。接触增强插头80a、80b可以由钨(W)制成。在一个可选实施例中，沉积一个薄钛/氮化钛(Ti/TiN)势垒金属层，然后沉积钨(W)，所形成的接触增强插头的厚度范围为2000至4000埃。
[0051]现在应该理解的是，本发明可以适用于很大范围的器件结构参数，以下列出较佳实施例的结构参数:
宽度为0.3-1微米、厚度为1000-5000埃的氮化硅压盖44a、44b，在MOSFET阵列中形成
0.4-1.2微米的器件间距。
[0052]对装氮化硅压盖44c的宽度(外缘至外缘)为0.5-1.6微米，厚度为1000-5000埃。
[0053]衬垫氧化区37a、37b、37c、37d 厚度为 100-300 埃。
[0054]对于MOSFET阵列区1a中的多晶硅沟槽栅极342来说:
其顶部沟槽部分宽度为0.2-0.3微米，深度为0.3-0.6微米。
[0055]其底部沟槽部分深度为0.3-0.6微米。
[0056]顶部栅极氧化物壳的厚度为100-600埃，而底部栅极氧化物壳的厚度为300-1000埃。
[0057]虽然上述说明包含许多具体参数，但是这些参数仅仅作为对本发明现有的较佳实施例做出的解释说明，不应据此局限本发明的范围。通过上述说明及附图，给出了各个典型实施例的具体结构。本领域的技术人员应明确，本发明还可以用各种其他的形式体现，无需过度实验，本领域的技术人员就可以实施本发明中的实施例。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。在权利要求书内等效的意义和范围内的任何以及全部修正都应认为属于本发明的意义和范围。
【权利要求】
1.一种高密度沟槽栅极MOSFET阵列，其特征在于，用X-Y-Z笛卡尔坐标系表示，X-Y平面平行于其主半导体芯片平面，包括: 一个平行于X-Y平面的半导体衬底，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极拾取区； 一个外延区覆盖在半导体衬底上方，本体注入区覆盖在外延区上方，源极注入区覆盖在本体区上方； 带有氮化物压盖的有源沟槽栅极堆栈的一个阵列，在X-Y平面中带有预置的氮化物压盖的有源沟槽栅极堆栈间隔，沉积在半导体衬底顶部，并且垂直嵌入在源极区、本体区以及外延区中，其中每个氮化物压盖的有源沟槽栅极堆栈还包括: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极；以及 一个氮化硅压盖，覆盖在多晶硅沟槽栅极顶部，在X-Y平面中水平延伸到栅极氧化物壳的边缘上方， 从而与源极区、本体区和外延区一起，在MOSFET阵列区中构成相应的MOSFET器件；并且 在MOSFET阵列区上方，一个带图案的电介质区在MOSFET阵列上，一个带图案的金属层在带图案的电介质区上方 带图案的金属层穿过氮化物压盖的有源沟槽栅极堆栈间隔，构成自对准的源极和本体接头。
2.如权利要求1所述的沟槽栅极MOSFET阵列，其特征在于，所述栅极拾取区包括一个氮化物压盖的沟槽栅极拾取堆栈，沉积在半导体衬底上方，垂直嵌入到外延区中，其中氮化物压盖的沟槽栅极拾取堆栈包括: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极，所述的氮化物压盖的沟槽栅极拾取堆栈的多晶硅沟槽栅极沿X-Y平面，用于连接所述的每个氮化物压盖的有源沟槽栅极堆栈的多晶硅沟槽栅极；以及 一对氮化硅压盖，其中心缝隙在X-Y平面中，水平定位至栅极氧化物壳，所述的这对氮化硅压盖除了其中心缝隙之外，都覆盖到多晶硅沟槽栅极顶部，带图案的金属层穿过中心缝隙，形成到多晶硅沟槽栅极顶部的自对准栅极接头。
3.如权利要求2所述的沟槽栅极MOSFET阵列，其特征在于，还包括， 在源极区上方，但是在每个氮化硅压盖下方，一个遍及MOSFET阵列区的衬垫氧化区；以及 在源极区上方，但是在那一对氮化硅压盖下方，一个遍及栅极拾取区的衬垫氧化区。
4.如权利要求2所述的沟槽栅极MOSFET阵列，其特征在于，还包括， 一个接触增强插头，在带图案的金属层和源极、本体接头之间的接触界面处，用于改善所述的接触界面的质量和可靠性；以及 一个接触增强插头，在带图案的金属层和氮化物压盖的沟槽栅极拾取堆栈之间的接触界面处，用于改善所述的接触界面的质量和可靠性。
5.如权利要求2所述的沟槽栅极MOSFET阵列，其特征在于: 多晶硅沟槽栅极具有一个顶部沟槽部分和一个底部沟槽部分，相应地，栅极氧化物壳具有一个顶部栅极氧化物壳和一个底部栅极氧化物壳；并且底部栅极氧化物壳的厚度比顶部栅极氧化物壳的厚度大得多，导致相关MOSFET的栅漏电容减小。
6.如权利要求3所述的沟槽栅极MOSFET阵列，其特征在于: 氮化物压盖的有源沟槽栅极堆栈的氮化硅压盖的宽度为0.3-1微米，厚度为1000-5000埃，导致MOSFET阵列中MOSFET间距在X-Y平面中为0.6-0.8微米； 氮化物压盖的沟槽栅极拾取堆栈的那对氮化硅压盖宽度为0.5-1.6微米，从缝隙的对边外缘测量宽度为0.5-1.6微米，厚度为1000-5000埃；以及衬垫氧化区的厚度为100-300埃。
7.如权利要求5所述的沟槽栅极MOSFET阵列，其特征在于，对于MOSFET阵列区中的多晶硅沟槽栅极来说: 其顶部沟槽部分的宽度为0.2-0.3微米，深度为0.3-0.6微米；并且 其底部沟槽部分的深度为0.3-0.6微米；并且相应地， 顶部栅极氧化物壳的厚度为100-600埃，而底部栅极氧化物壳的厚度为300-1000埃。
8.如权利要求4所述的沟槽栅极MOSFET阵列，其特征在于，接触增强插头的厚度为2000-4000埃，包括一个钛/氮化钛势垒层以及上方的钨层。
9.一种用于制备高密度沟槽栅极的MOSFET阵列器件的方法，其特征在于，在X-Y-Z笛卡尔坐标系中表示，其中X-Y平面平行于其主半导体芯片平面，包括: a)制备一个半导体衬 底，在半导体衬底上构成一个外延层，在X-Y平面中半导体衬底被分成一个MOSFET阵列区以及一个栅极拾取区； b)在MOSFET阵列区中制备有源沟槽阵列，在栅极拾取区中制备一个拾取沟槽，有源沟槽和拾取沟槽延伸预置的总沟槽深度，延伸到部分外延层中； c)在有源沟槽上方，制备氮化物压盖的有源沟槽栅极堆栈的一个阵列，在拾取沟槽上方制备氮化物压盖沟槽栅极拾取堆栈，将本体区和源极区成功注入到器件中，其中: 氮化物压盖的有源沟槽栅极堆栈在X-Y平面中具有预置的内部氮化物压盖的有源沟槽栅极堆栈间隔；并且 每个氮化物压盖的有源沟槽栅极堆栈都包括: 嵌入在栅极氧化物壳中的多晶硅沟槽栅极；以及 覆盖在多晶硅沟槽栅极上方的氮化硅压盖，在X-Y平面中水平定位至栅极氧化物壳从而在MOSFET阵列区中制成一个MOSFET阵列，在栅极拾取区中制成一个栅极拾取结构；并且 d)在器件上方，沉积一个带图案的电介质区在MOSFET阵列和栅极拾取结构上并形成图案，和一个带图案的金属层在带图案的电介质区上方， 从而完成高密度沟槽栅极的MOSFET阵列器件，其中带图案的金属层在MOSFET阵列和栅极吸引结构处，分别构成自对准的源极、本体接头和栅极接头。
10.如权利要求9所述的方法，其特征在于，制备有源沟槽和拾取沟槽包括: 制备X-Y平面拾取沟槽的宽度大于有源沟槽的宽度；并且 在有源区中，使所有的有源沟槽有相同的沟槽深度且都分成一个顶部沟槽和一个底部沟槽，顶部沟槽的宽度大于底部沟槽的宽度，使得相应的底部栅极氧化物壳的厚度大于相应的顶部栅极氧化物壳的厚度， 从而使相关MOSFET的栅漏电容减小。
11.如权利要求10所述的方法，其特征在于，拾取沟槽的宽度至少是有源沟槽宽度的两倍。
12.如权利要求10所述的方法，其特征在于，制备有源沟槽和拾取沟槽，相应的底部栅极氧化物壳的厚度大于相应的顶部栅极氧化物壳的厚度，还包括: 根据X-Y平面中有源沟槽和拾取沟槽的顶部沟槽剖面结构，在器件上方沉积一个氧化物硬掩膜并形成图案； 通过带图案的氧化物硬掩膜，各向异性地刻蚀出具有顶部沟槽宽度和顶部沟槽深度的顶部沟槽； 在顶部沟槽上方，生长一个衬垫氧化层，在衬垫氧化层上方，形成一个氮化物垫片层； 各向异性地刻蚀出氮化物垫片层和衬垫氧化层的底部，从而使顶部沟槽的底部裸露出来； 通过顶部沟槽裸露的底部，各向异性地刻蚀出具有底部沟槽宽度和底部沟槽深度的底部沟槽，所形成的底部沟槽宽度小于顶部沟槽宽度； 在底部沟槽中，生长一个衬里氧化层，其厚度大于衬垫氧化层的厚度； 全部除去顶部沟槽中的氮化物垫片层和衬垫氧化层，同时相应地减小底部沟槽中衬里氧化层的厚度； 在器件上方生长一个栅极氧化层，从而使相应的底部栅极氧化物壳比相应的顶部栅极氧化物壳更厚；并且 用多晶硅沉积填充有源沟槽和拾取沟槽，然后抛光器件的顶部，从而完成嵌入在栅极氧化物壳中的多晶硅沟槽栅极。
13.如权利要求12所述的方法，其特征在于，在有源沟槽上方制备氮化物压盖的有源沟槽栅极堆栈和在拾取沟槽上方的氮化物压盖的沟槽栅极拾取堆栈的阵列包括: 通过带图案的氧化物硬掩膜，刻蚀多晶硅沟槽栅极，直到沟槽栅极凹槽深度小于氧化物硬掩膜的深度位置，从而形成沟槽栅极凹槽； 在多晶硅沟槽栅极中生长一个栅极氧化层；并且 在每个多晶硅沟槽栅极上方，制备一个多晶硅压盖，覆盖着多晶硅沟槽栅极顶部，并且在X-Y平面中，水平定位至栅极氧化物壳。
14.如权利要求13所述的方法，其特征在于，在有源沟槽上方制备氮化物压盖的有源沟槽栅极堆栈，在拾取沟槽上方制备氮化物压盖的沟槽栅极拾取堆栈，并且注入源极区和本体区，包括: a)在有源沟槽和拾取沟槽上方的栅极氧化层上沉积氮化硅压盖晶粒并干刻蚀，直到氮化硅压盖晶粒填满有源沟槽处的沟槽栅极凹槽，由于拾取沟槽比有源沟槽宽很多，因此，氮化硅压盖晶粒只能仅仅填满拾取沟槽顶部的沟槽栅极凹槽的周边部分； b)剥去带图案的氧化物硬掩膜，使氮化硅压盖晶粒突出器件的顶面上方，氮化硅压盖晶粒的突出物边缘与栅极氧化物壳的自动定位，然后刻蚀掉裸露在氮化硅压盖晶粒外的栅极氧化层； c)在器件的顶面中生长一个衬垫氧化层； d)利用本体掩膜，通过衬垫氧化区，注入本体注入区，嵌入在外延层中，同时通过衬垫氧化区，保护半导体表面不受注入损坏；e)利用源极掩膜，通过衬垫氧化区，注入源极注入区，嵌入在外延层中，同时通过衬垫氧化区，保护半导体表面不受注入损坏；并且 f )对器件进行一个周期的空间均匀的氮化硅沉积和氮化硅刻蚀，每次都以预置的沉积/刻蚀速度和一定的沉积/刻蚀时间间隔，因此，由于氮化硅压盖晶粒的突出物，氮化硅压盖晶粒生长成氮化硅压盖，并且完成: fI)在有源沟槽上方的氮化物压盖的有源沟槽栅极堆栈，在X-Y平面中具有预置的氮化物压盖的有源沟槽栅极堆栈间隔；并且 f2)在拾取沟槽上方的氮化物压盖的沟槽栅极拾取堆栈。
15.如权利要求9所述的方法，其特征在于，在器件上方沉积带图案的金属层并形成图案，包括: 在带图案的金属层和源极、本体区之间的接触界面处，增加一个接触增强插头，以改善所述的接触界面的质量和可靠性；并且 在带图案的金属层和氮化物压盖的沟槽栅极拾取堆栈之间的接触界面处，增加一个接触增强插头，以改善所 述的接触界面的质量和可靠性。
【文档编号】H01L21/8234GK104051461SQ201410065226
【公开日】2014年9月17日 申请日期:2014年2月26日 优先权日:2013年3月11日
【发明者】李亦衡, 金钟五, 常虹 申请人:万国半导体股份有限公司