制造半导体装置的方法和半导体装置制造方法

制造半导体装置的方法和半导体装置制造方法
【专利摘要】本发明涉及制造半导体装置的方法和半导体装置。提供了一种具有改善的可靠性的半导体装置。逻辑芯片（第一半导体芯片）和层叠体（第二半导体芯片）被依次堆叠在布线衬底之上。在布线衬底之上形成的对准标记与在逻辑芯片的正面上形成的对准标记对准，由此逻辑芯片被安装在布线衬底之上。在逻辑芯片的背面上形成的对准标记与在层叠体的正面上形成的对准标记对准，由此层叠体被安装在逻辑芯片LG的背面之上。
【专利说明】制造半导体装置的方法和半导体装置
[0001] 相关申请的交叉引用
[0002] 将2013年3月22日提交的日本专利申请No. 2013-061087的公开内容(包括说明 书、附图以及摘要）通过参考全部并入在本申请中。

【技术领域】
[0003] 本发明涉及半导体装置的制造技术，并且更具体地，涉及有效地应用于具有安装 在另一个半导体芯片之上的半导体芯片的半导体装置的技术。

【背景技术】
[0004] 日本未经审查的专利公开No. 2001-217387(专利文献1)公开了一种用于堆叠半导 体芯片的方法，其包括分别在母芯片（parent chip)(固定装置）的表面上和子芯片（child chip)(半导体芯片）的表面上形成对准标记，并且基于对准标记的检测结果将子芯片堆叠 在母芯片之上使得两个芯片上的相应的对准标记彼此面对。
[0005] 日本未经审查的专利公开No. 2011-187574 (专利文献2)公开了一种半导体装置， 其包括在布线衬底和多个存储芯片的层叠体之间具有贯穿（penetrating)电极的半导体芯 片。
[0006] [相关技术文献]
[0007] [专利文献1]
[0008] [专利文献1]
[0009] 日本未经审查的专利公开No. 2001-217387
[0010] [专利文献2]
[0011] 日本未经审查的专利公开No. 2011-187574


【发明内容】

[0012] 本申请的发明人已经研究了用于改善包括堆叠在布线衬底之上的半导体芯片 的层叠体的半导体装置的性能的技术。作为该技术之一，所谓的系统级封装（system in package，SiP)半导体装置已经被研究，其仅仅通过其中安装有多个半导体芯片(例如，存储 芯片和用于控制该存储芯片的控制芯片）的一个半导体装置来形成系统。
[0013] 用于堆叠半导体芯片的方法包括如下的方法，其包含将一个(上）半导体芯片的电 极布置和堆叠为面对另一个(下）半导体芯片并且经由导电部件(诸如焊料（solder)材料） 电学连接相应的电极。这个方法在没有布线的情况下将堆叠的半导体芯片连接在一起，并 且因此可以减少半导体芯片之间的传输距离。
[0014] 为了从改善半导体装置的可靠性的观点电气连接电极，必须改善上半导体芯片相 对于下半导体芯片的对准精度。
[0015] 在阅读结合附图的以下详细描述之后将更好理解本发明的其它问题和新的特征。
[0016] 根据本发明的一个实施例的用于制造半导体装置的方法包括（a)将第一半导体芯 片安装在布线衬底之上使得第一半导体芯片的第一主表面面对布线衬底的步骤。该制造方 法还包括（b)将第二半导体芯片安装在布线衬底之上使得第二半导体芯片的第二主表面面 对第一半导体芯片的第一背面的步骤。在上述步骤（a)中，在检测和对准布线衬底上形成 的第一对准标记和在第一半导体芯片的第一主表面侧形成的第二对准标记之后，安装第一 半导体芯片。在上述（b)步骤中，在检测和对准在第一半导体芯片的第一背面侧形成的第 三对准标记和在第二半导体芯片的第二主表面侧处形成的第四对准标记之后，安装第二半 导体芯片。多个第一背面侧焊盘被形成在第一背面上，并且多个第二主表面侧焊盘被形成 在第二主表面上。在上述步骤（b)中，第一背面侧焊盘经由分别形成在第二主表面侧焊盘 上的外部端子而与第二主表面侧焊盘电气连接。
[0017] 根据本发明的该一个实施例，可以改善半导体装置的可靠性。

【专利附图】

【附图说明】
[0018] 图1是根据本发明的一个实施例的半导体装置的透视图；
[0019] 图2是图1中示出的半导体装置的底视图；
[0020] 图3是示出从其中去除了图1所示出的密封构件的布线衬底之上的半导体装置的 内部结构的透视平面图；
[0021] 图4是沿着图1的线A-A截取的截面图；
[0022] 图5是示出图1 一 4所示出的半导体装置的电路结构的示例的示例性的说明图；
[0023] 图6是图4所示出的部分"A"的放大截面图；
[0024] 图7是示出图4所示出的存储芯片的正面侧的平面图；
[0025] 图8是示出图7所示出的存储芯片的背面侧的示例的平面图；
[0026] 图9是示出图4所示出的逻辑芯片的正面侧的平面图；
[0027] 图10是示出图9所示出的逻辑芯片的背面侧的示例的平面图；
[0028] 图11是示出在组装图4所示出的半导体装置中使用的对准手段(对准标记）的示 例性说明图；
[0029] 图12是示出与图11对应的研究示例的说明图；
[0030] 图13是示出参考图1-11说明的半导体装置的制造过程的概要的说明图；
[0031] 图14是示出在图13所示出的衬底提供步骤中提供的布线衬底的整个结构的平面 图；
[0032] 图15是图14所示出的一个装置区域的放大平面图；
[0033] 图16是沿着图15的线A-A截取的放大截面图；
[0034] 图17是示出与图15所示出的表面相对的表面的放大平面图；
[0035] 图18是沿着图15的线B-B截取的放大截面图；
[0036] 图19是示出图15所示出的芯片安装区域中布置的粘合材料的状态的放大平面 图；
[0037] 图20是沿着图19的线A-A截取的放大截面图；
[0038] 图21是示出图6所示出的具有贯穿电极的半导体芯片的制造过程的概要的示例 性的说明图；
[0039] 图22是示出继图21所示出的过程之后的半导体芯片的另一个制造过程的概要的 示例性的说明图；
[0040] 图23是示出安装在图19所示出的布线衬底的芯片安装区域之上的逻辑芯片LC 的状态的放大平面图；
[0041] 图24是沿着图23的线A-A截取的放大截面图；
[0042] 图25是示出图13所示出的第一芯片传送步骤的主要部分的示例性的说明图；
[0043] 图26是示出图13所示出的第一标记检测步骤的主要部分的示例性的说明图；
[0044] 图27是示出图26所示出的逻辑芯片的对准标记的截面结构的主要部分的放大截 面图；
[0045] 图28是示出图13所示出的第一对准步骤的主要部分的示例性的说明图；
[0046] 图29是示出在图28所示出的第一对准步骤之后移动到布线衬底的逻辑芯片的状 态的示例性的说明图；
[0047] 图30是示出在去除图29所示出的保持夹具（jig)之后压在半导体芯片的背面上 的加热夹具的状态的说明图；
[0048] 图31是示出图20所示出的半导体芯片的背面和它的周围处布置的粘合材料的状 态的放大平面图；
[0049] 图32是沿着图31的线A-A截取的放大截面图；
[0050] 图33是示出图4所示出的存储芯片的层叠体的组装过程的概要的示例性的说明 图；
[0051] 图34是示出图33所示出的过程之后的存储芯片的层叠体的另一组装过程的概要 的示例性的说明图；
[0052] 图35是示出安装在图31所示出的逻辑芯片的背面之上的层叠体的状态的放大平 面图；
[0053] 图36是沿着图35的线A-A截取的放大截面图；
[0054] 图37是示出图13所示出的第二芯片传送步骤的主要部分的示例性的说明图；
[0055] 图38是示出图13所示出的第二标记检测步骤的主要部分的示例性的说明图；
[0056] 图39是示出图13所示出的第二对准步骤的主要部分的示例性的说明图；
[0057] 图40是示出在图39所示出的第二对准步骤之后移动到布线衬底的逻辑芯片的状 态的示例性的说明图；
[0058] 图41是示出在去除图40所示出的保持夹具之后压在半导体芯片的背面上的加热 夹具的状态的说明图；
[0059] 图42是示出利用形成在图36所示出的布线衬底之上的密封构件密封的堆叠半导 体芯片的状态的放大截面图；
[0060] 图43是示出图42所示出的密封构件的整个结构的平面图；
[0061] 图44是示出接合到图37所示出的布线衬底的连接盘（land)的焊球的状态的放 大截面图；
[0062] 图45是示出图44所示出的单片化的（singulated)多块布线衬底的截面图；
[0063] 图46是示出图3、7、9和10所示出的对准标记的放大平面图；
[0064] 图47是示出与图46对应的第一修改示例的放大平面图；
[0065] 图48是示出与图46对应的第二修改示例的放大平面图；
[0066] 图49是示出与图46对应的第三修改示例的放大平面图；
[0067] 图50是示出与图8对应的修改示例的平面图；以及
[0068] 图51是示出与图3对应的修改示例的透视平面图。

【具体实施方式】
[0069](本申请中的描述格式和基本术语和使用说明）
[0070] 在本申请中，下面为了方便起见必要时可以通过被分成多个章节等描述以下优选 实施例，除非另有规定，否则该多个章节不是彼此无关的。不管这些章节的描述的顺序如 何，这些章节指示单个示例中的相应的部分。可替代地，这些章节之一可以是另一个章节的 一部分的细节，或者另一个章节的部分或者全部的修改示例。原则上，不会重复地描述具有 相同功能的部件。除非另有规定，除了当理论上限制组件的数量时以及除了当从其上下文 认为明确不是如此时，否则优选实施例的各个组件不是必不可少的。
[0071] 类似地，在实施例的描述中，除非另有规定以及除了当从上下文认为明确地不是 如此时，关于材料、成分等的术语"X由形成A"等不排除除元素"A"以外的元素。例如，关 于成分，上述术语意味着"X包含A作为主要成分"。例如，术语"硅部件"不限于纯硅，并且 明显地可以包括SiGe (锗硅)合金或者包含硅作为主要成分和其它添加剂的多组分的合金。 除非另有规定，否则术语"金镀层"、"Cu层"或者"镍镀层"不限于纯的成分，而是包括包含 金、Cu或者镍作为主要成分的部件。
[0072] 除非另有规定，除了当理论上限于特定的数量时以及除了当从上下文认为明确不 是如此时，否则即使在提及特定的数值或者量时，元件的数量等也可以大于或小于特定的 数值。
[0073] 在实施例的每个图中，相同的或者相似的部件由相同的或者类似的附图标记或者 数字指示，并且原则上不会重复其描述。
[0074] 在附图中，如果阴影线可能使得截面图复杂，或者在容易辨别空腔或者孔时，在一 些情况下甚至截面图可以省略阴影线。在该上下文中，来往背景的以平面方式闭合的孔的 轮廓在从描述等清楚地看到时可以被省略。此外，为了表现不是空腔或者孔的部分，或者为 了清楚地表现区域之间的边界，即使在附图不是截面图时有时也给予阴影线或者点图案。
[0075] 以下实施例将描述其中安装有具有存储电路的半导体芯片(存储芯片）和具有用 于控制存储电路的操作的控制电路的另一个半导体芯片(控制芯片）的半导体封装体，作为 SiP半导体装置的一个示例。实施例
[0076] 作为具有多个半导体芯片的层叠体的半导体装置的示例，本实施例涉及其中形成 有存储电路的半导体芯片被堆叠在其中形成有运算处理电路的另一个半导体芯片之上的 半导体装置。图1示出了本实施例的半导体装置的透视图。图2是图1中示出的半导体装 置的底视图。图3示出了从其中去除了图1所示出的密封构件的布线衬底之上的半导体装 置的内部结构的透视平面图。图4是沿着图1的线A-A截取的截面图。为了容易理解，虽 然在图1-4中端子的数量被示出为较少，但是端子(接合引线2f、连接盘2g和焊球5)的数 量不限于图1-4所示出的那些。为了容易理解位置关系以及平面图中逻辑芯片LC和存储 芯片MC4之间的平面尺寸差异，图3通过虚线示出逻辑芯片LC的轮廓。
[0077] 〈半导体装置〉
[0078] 如图4所示，布线衬底2具有其上安装有半导体芯片3的上表面(表面，芯片安装 表面）2a、与上表面2a相对的下表面(表面，安装表面）2b以及位于上表面2a与下表面2b 之间的侧面2c。布线衬底2在图2和图3所示出的平面图中具有四边形轮廓。在图2和图 3所示出的示例中，布线衬底2被形成为具有一边长约14_的平面尺寸(平面图中的尺寸， 上表面2a和下表面2b的尺寸，轮廓尺寸）的正方形形状。布线衬底2具有约0. 3到0. 5mm 的厚度(高度)，即，从例如图4所示出的上表面2a到下表面2b的距离。
[0079] 布线衬底2用作用于将安装在上表面2a侧之上的半导体芯片3与安装衬底(未示 出）电气连接的插入机构（interposer)，并且具有将上表面2a侧与下表面2b侧电气连接 的多个布线层（图4所示出的示例中为四个层)。各个布线层具有用于将相邻布线2d以及 相邻布线层彼此绝缘的绝缘层2e。本实施例的布线衬底2包括三个绝缘层2e，其中中心绝 缘层2e由核心（core)层(核心材料）制成。可替代地，布线衬底2可以是其不具有核心绝 缘层2e的所谓的无芯的（coreless)衬底。布线2d包括形成在绝缘层2e的上表面或下表 面上的布线2dl、以及用作在厚度方向上贯穿绝缘层2e的层间导电路径的通路（via)布线 2d2。
[0080] 布线衬底2的上表面2a被设置有多个接合引线(端子，芯片安装表面侧端子，电 极)2f，该接合引线是与半导体芯片3电气连接的端子。另一方面，布线衬底2的下表面2b 被设置有连接盘2g，该连接盘2g接合到用作用于电连接到安装衬底(未示出）的端子（即， 用于半导体装置1的外部连接的端子）的焊球5。接合引线2f经由布线2d而与连接盘2g 电气连接。与接合引线2f或连接盘2g连接的布线2d与接合引线2f或连接盘2g -体化 地形成，由此图4所示出的接合引线2f和连接盘2g用作布线2d的一部分。
[0081] 布线衬底2的上表面2a和下表面2b被绝缘膜（阻焊膜)2h和2k覆盖。形成在布 线衬底2的上表面2a上的布线2d被绝缘膜2h覆盖。绝缘膜2h被设置有开口，并且在开 口处，从绝缘膜2h露出接合引线2f的至少部分(与半导体芯片3的接合部分或接合区域)。 形成在布线衬底2的下表面2b上的布线2d被绝缘膜2k覆盖。绝缘膜2k被设置有开口， 并且在开口处，从绝缘膜2k露出连接盘2g的至少部分(与焊球5的接合部分)。
[0082] 如图4所示，接合到布线衬底2的下表面2b处的连接盘2g的焊球(外部端子，电 极，外部电极）5如图2所示地布置成多列和多行（阵列或矩阵)。虽然在图2中未示出，但 是接合到焊球5的连接盘2g (参见图4)也被布置成多列和多行(矩阵)。包括以多列和多 行方式布置在布线衬底2的安装表面侧上的外部端子(焊球5,连接盘2g)的半导体装置被 称为面积阵列（area array)型半导体装置。面积阵列型半导体装置可以有效地使用布线 衬底2的安装表面(下表面2b)侧作为用于外部端子的布置空间。因此，面积阵列型半导体 装置是优选的，这是因为即使在增大外部端子的数量时也可以抑制半导体装置的安装面积 的增大。也就是说，可以在节省空间的同时安装随着更高功能性和更高集成度而其外部端 子数量增大的半导体装置。
[0083] 半导体装置1包括安装在布线衬底2之上的半导体芯片3。半导体芯片3被堆叠 在布线衬底2的上表面2a之上。半导体芯片3中的每一个在图3的平面图中具有四边形 轮廓，其具有正面(主表面，上表面)3a、与正面3a相对的背面(主表面，下表面)3b以及位于 正面3a和背面3b之间的侧面3c。半导体芯片被堆叠，这可以即使在半导体装置1具有更 高功能性时也减少半导体装置1的安装面积。
[0084] 在图3和图4所示出的示例中，安装作为最下层级（level)(在最接近布线衬底2 的位置中）的半导体芯片3是其中形成运算处理电路PU (参见图5)的逻辑芯片（半导体芯 片)LC。安装在逻辑芯片LC的上层级处的半导体芯片3包括设置有用于在其中存储用于与 逻辑芯片LC通信的数据的主存储电路(存储电路)丽（参见图5)的存储芯片（半导体芯片） MC1、MC2、MC3和MC4。逻辑芯片LC除了上述运算处理电路之外还被设置有用于控制存储芯 片MC1、MC2、MC3和MC4中的每一个的主存储电路的操作的控制电路。下面将描述半导体装 置1的电路结构的示例。
[0085] 如图4所示，粘合材料NCL (绝缘粘合材料）被布置在相邻的半导体芯片3之间。 粘合材料NCL被布置为填充上半导体芯片3的正面3a和下半导体芯片3的背面3b (或布 线衬底2的上表面2a)之间的空间。具体地，粘合材料NCL包括将逻辑芯片LC接合和固定 到布线衬底2的粘合材料(绝缘粘合材料）NCL1、以及将具有存储芯片MCI、MC2、MC3和MC4 的层叠体MCS接合和固定到逻辑芯片之上的粘合材料(绝缘粘合材料)NCL2。粘合材料NCL1 和NCL2由绝缘(非导电）材料(例如，树脂）制成。粘合材料NCL被布置在逻辑芯片LC和布 线衬底2之间的接合部分、以及层叠体MCS和逻辑芯片LC之间的另一个接合部分处，其可 以将各个接合部分中提供的电极彼此电气绝缘。
[0086] 在图4所示出的示例中，除密封构件4以外的密封构件(用于芯片层叠体的密封构 件，用于芯片层叠体的树脂）6被布置在存储芯片MCI、MC2、MC3和MC4之间，使得利用密封 构件6密封存储芯片MC1、MC2、MC3和MC4的层叠体MCS。与存储芯片MC1、MC2、MC3和MC4 中的每一个的正面3a和背面3b密切接触地嵌入密封构件6。存储芯片MCI、MC2、MC3和 MC4的层叠体MCS通过各个半导体芯片3之间的接合部分和密封构件6而彼此一体化。密 封构件6由绝缘(非导电)材料(例如，树脂)制成。密封构件6被布置在存储芯片MC1、MC2、 MC3和MC4之间的各个接合部分中，使得在接合部分中提供的电极可以彼此电气绝缘。如图 4所示，从密封构件6露出在存储芯片MCI、MC2、MC3和MC4的层叠体MCS中安装在最下层 级处(在最接近逻辑芯片LC的位置中）的存储芯片MCI的表面3a。如图3和图4所示，从 密封构件6露出安装在存储芯片MCI、MC2、MC3和MC4的层叠体MCS中的最上层级处的存储 芯片MC4的背面3b。
[0087] 半导体装置1包括用于密封半导体芯片3的密封构件4。密封构件4在平面图中 具有四边形轮廓，具有上表面(表面，正面）4a、与上表面4a相对的下表面(表面，背面，安装 表面)4b (参见图4)以及位于上表面4a和下表面4b之间的侧面4c。在图1所不出的不例 中，密封构件4的平面尺寸(从上表面4a侧的平面图中的尺寸，上表面4a的轮廓尺寸)与布 线衬底2的平面尺寸相同。密封构件4的侧面4c延续到布线衬底2的侧面2c。在图1所 示出的示例中，密封构件4具有正方形形状，其具有在一边上例如约14mm的平面尺寸(平面 图中的尺寸)。
[0088] 密封构件4是用于保护半导体芯片3的树脂构件。密封构件4被形成在半导体芯 片3之间并且与半导体芯片3和布线衬底2密切接触，这可以抑制对薄的半导体芯片3的 损伤。从改善作为保护性构件的功能的观点来看，密封构件4优选地由例如以下材料形成。 要求密封构件4容易地与半导体芯片3、布线衬底2和半导体芯片3之间的空间密切接触， 并且在密封之后具有一定硬度。为此，密封构件4优选地包含热固性树脂，诸如环氧树脂。 为了改善固化之后的密封构件4的功能，例如填料粒子(诸如硅石(二氧化硅：Si0 2)粒子)优 选地被混合在树脂材料中。例如，出于抑制在形成密封构件4之后由密封构件4和芯片3 的热变形引起的半导体芯片3上的损伤的目的，填料粒子添加到混合物的比例优选地被调 节为使得半导体芯片3的线膨胀系数等于密封构件4的线膨胀系数。
[0089] 〈半导体装置的电路结构〉
[0090] 接下来，将描述半导体装置1的电路结构的示例。如图5所示，逻辑芯片LC除了 上述运算处理电路PU之外还被设置有用于控制存储芯片MC1、MC2、MC3和MC4中的每一个 的主存储电路MM的操作的控制电路CU。逻辑芯片LC被设置有具有比主存储电路MM更少 的存储容量的辅助存储电路(存储电路)SM，诸如用于初步存储数据的高速缓存。参考图5， 通过示例的方式将运算处理电路PU、控制电路⑶和辅助存储电路SM-起称为核心电路(主 电路）CR1。核心电路CR1内包括的电路可以包括除上述电路以外的电路。
[0091] 逻辑芯片LC被设置有用于从外部装置(未示出）输入和向外部装置(未示出）输出 信号的外部接口电路(外部输入/输出电路)GIF。外部接口电路GIF与用于在逻辑芯片LC 和外部装置(未示出）之间传送信号的信号线SG连接。外部接口电路GIF与核心电路CR1 电气连接，并且核心电路CR1可以经由外部接口电路GIF将信号传递到外部装置。
[0092] 逻辑芯片LC被设置有用于从内部装置(例如，存储芯片MCI、MC2、MC3和MC4)输 入和向内部装置(例如，存储芯片MCI、MC2、MC3和MC4)输出信号的内部接口电路（内部输 入/输出电路）NIF。内部接口电路NIF连接到用于传送数据信号的数据线(信号线）DS、用 于传送地址信号的地址线(信号线）AS和用于传送其它信号的信号线0S。数据线DS、地址 线AS和信号线0S分别与存储芯片MCI、MC2、MC3和MC4中的每一个的内部接口电路NIF连 接。参考图5,由输入/输出电路NS1指定用于从除逻辑芯片LC以外的电子部件输入信号 /向除逻辑芯片LC以外的电子部件输出信号的电路，诸如外部接口电路GIF或内部接口电 路 NIF。
[0093] 逻辑芯片LC包括用于供应用于驱动核心电路CR1和输入/输出电路NS1的电势 的电源电路DR。电源电路DR包括用于供应用于驱动逻辑芯片LC的输入/输出电路NS1的 电压的电源电路(用于输入/输出的电源电路）DR1以及用于供应用于驱动逻辑芯片LC的 核心电路CR1的电压的电源电路(用于核心的电源电路）DR2。例如，多个不同电势(第一电 源电势和第二电源电势）被供应给电源电路DR，并且电势差限定要被施加到核心电路CR1 和输入/输出电路NS1的电压中的每一个。
[0094] 其中集成有装置或系统的操作所需的电路的一个半导体芯片3(诸如逻辑芯片LC) 被称为SoC (芯片上系统)。逻辑芯片LC中的图5所示出的主存储电路MM的形成可以通过 使用仅仅一个逻辑芯片LC来形成系统。然而，主存储电路MM (参见图5)的需要的容量根 据要操作的装置或系统而改变。为此，除逻辑芯片LC以外的半导体芯片3中的主存储电路 MM的形成可以改善逻辑芯片LC的通用的多功能性（versatility)。
[0095] 存储芯片MCI、MC2、MC3和MC4根据主存储电路丽所需的存储容量而被连接，其 改善在设计系统内包括的存储电路的容量时的灵活性。在图5所示出的示例中，存储芯片 MC1、MC2、MC3和MC4中的每一个被设置有对应的主存储电路丽。参考图5,主存储电路丽 被指定为存储芯片MC1、MC2、MC3和MC4的核心电路(主电路）CR2。核心电路CR2内包括的 电路可以包括除主存储电路丽以外的电路。
[0096] 存储芯片MC1、MC2、MC3和MC4中的每一个被设置有用于从内部装置(例如，逻辑芯 片LC)输入和向内部装置(例如，逻辑芯片LC)输出信号的内部接口电路（内部输入/输出 电路）NIF。参考图5,用于从除存储芯片MC1、MC2、MC3和MC4以外的电子装置输入信号和 向除存储芯片MC1、MC2、MC3和MC4以外的电子装置输出信号的内部接口电路NIF被指定为 输入/输出电路NS2。
[0097] 存储芯片MC1、MC2、MC3和MC4中的每一个包括用于供应用于驱动核心电路CR2和 输入/输出电路NS2的电势的电源电路(驱动电路）DR。电源电路DR包括用于供应用于驱 动存储芯片MC1、MC2、MC3和MC4中的每一个的输入/输出电路NS2的电压的电源电路(用 于输入/输出的电源电路）DR3、以及用于供应用于驱动存储芯片MC1、MC2、MC3和MC4中的 每一个的核心电路CR2的电压的电源电路(用于核心的电源电路)DR4。例如，多个不同电势 (第一电源电势和第二电源电势）被供应给电源电路DR，并且电势差限定要被施加到核心电 路CR2和输入/输出电路NS2的电压中的每一个。
[0098] 在图5所示出的示例中，逻辑芯片LC的电源电路DR1和存储芯片MC1、MC2、MC3和 MC4的电源电路DR3被共享。换句话说，从电源线V2供应的相同电压被施加到逻辑芯片LC 的输入/输出电路NS1和存储芯片MC1、MC2、MC3和MC4中的每一个的输入/输出电路NS2 以便驱动输入/输出电路。以这种方式，电源电路DR的一部分或全部可以被共享以便由此 减少用于将电势(驱动电压）供应给电源电路的电力线VI、V2和V3的数量。电力线VI、V2 和V3的数量的减少可以减少在逻辑芯片LC中形成的电极的数量。
[0099] 其中集成有装置或系统的操作所需的电路的一个半导体装置1 (诸如半导体装置 1)被称为SiP (系统级封装)。虽然在图4所示出的示例中四个存储芯片MCI、MC2、MC3和 MC4被堆叠在一个逻辑芯片LC之上，但是在各种修改示例中可以如上所述修改堆叠的半导 体芯片3的数量。虽然在图中未示出，但是例如本发明可以被应用于作为其中一个存储芯 片MCI被安装在一个逻辑芯片LC之上的最小结构的修改示例。
[0100] 从改善逻辑芯片LC和存储芯片MCI、MC2、MC3和MC4的通用的多功能性的观点来 看，逻辑芯片LC和存储芯片MCI、MC2、MC3和MC4中的每一个的平面尺寸(平面图中的尺寸， 正面3a和背面3b的尺寸，或轮廓尺寸）优选地被最小化，只要可以实现每个半导体芯片3 的功能即可。逻辑芯片LC可以通过改善电路元件的集成程度来减少它的平面尺寸。存储芯 片MCI、MC2、MC3和MC4中的每一个根据芯片的平面尺寸改变主存储电路丽的容量和传输 速率(例如，取决于数据总线的宽度传输的数据的量)，因此在平面尺寸的减少方面受限制。
[0101] 在图4所示出的示例中，存储芯片MC4的平面尺寸大于逻辑芯片LC的平面尺寸。 例如，存储芯片MC4具有四边形平面形状，其具有一边上约8到10mm的尺寸，而逻辑芯片LC 具有四边形平面形状，其具有一边上约5到6mm的尺寸。虽然未示出，但是图4所示出的存 储芯片MCI、MC2和MC3中的每一个的平面尺寸与存储芯片MC4的平面尺寸相同。
[0102] 如上所述，逻辑芯片LC被设置有用于从外部装置（未示出）输入和向外部装置(未 示出)输出信号的外部接口电路GIF。从减少到外部装置的传输距离的观点来看，堆叠半导 体芯片3的顺序优选地被设定为使得逻辑芯片LC位于最下层级处或最接近布线衬底2。也 就是说，具有更大的平面尺寸的半导体芯片3 (存储芯片MC1、MC2、MC3、MC4)优选地被堆叠 在具有更小的平面尺寸的半导体芯片3 (逻辑芯片LC)之上，像半导体装置1 一样。
[0103] 〈半导体芯片的结构的示例〉
[0104] 以下将提及图4所示出的存储芯片MC1、MC2、MC3和MC4和逻辑芯片LC的细节以 及半导体芯片3的电连接。图6示出图4所示出的部分"A"的放大截面图。图7示出图4 所示出的存储芯片的正面侧的平面图。图8示出图7所示出的存储芯片的背面侧的一个示 例的平面图。图9示出图4所示出的逻辑芯片的正面侧的平面图。图10示出图9所示出 的逻辑芯片的背面侧的一个示例的平面图。为了容易理解，虽然在图6-10中电极的数量被 示出为较少，但是电极(正面电极3ap、背面电极3bp、贯穿电极3tsv)的数量不限于图6-10 所示出的那些。图8示出存储芯片MC1、MC2和MC3的背面图。图3中示出了没有背面电极 3bp的存储芯片MC4 (参见图4)的背面的结构，因此在图中将省略它的例示。
[0105] 本申请的发明人已经研究了用于改善SiP半导体装置的性能的技术。正在研究 技术之一以用于将在安装在SiP上的半导体芯片之间的信号传输速率增大到高达例如 12Gbps (12千兆比特)或更大。用于增大在安装在SiP上的半导体芯片之间的传输速率的 方法包括包含通过增大内部接口处的数据总线的宽度(在下文中称为"总线宽度增大"）增 大一次传输的数据的量的方法。另一种方法包含增大每单位时间传输的数量(在此被称为 "时钟频率增大")。可替代地，可以应用上述总线宽度增大和时钟频率增大的组合。参考图 1-5描述的半导体装置1使用总线宽度增大和时钟频率增大的组合，由此将内部接口处的 传输速率增大到高达12Gbps或更大。
[0106] 例如，图4中示出的存储芯片MC1、MC2、MC3和MC4中的每一个是具有512比特的 数据总线的宽度的所谓的宽I/O存储。具体地，存储芯片MC1、MC2、MC3和MC4中的每一个 具有128比特的数据总线的宽度，使得四个通道的总的总线宽度是512比特。每个通道的 每单位时间传输的数量被增大到例如3Gbps或更大。
[0107] 在使用时钟频率增大和总线宽度增大的组合中，必须以高速操作许多数据线。为 了减少噪声的影响，需要缩短用于数据的传输距离。如图4所示，逻辑芯片LC经由布置在 存储芯片MCI和逻辑芯片LC之间的导电部件而与存储芯片MCI电气连接。存储芯片MCI、 MC2、MC3和MC4经由布置在相邻的存储芯片MC1、MC2、MC3和MC4之间的导电部件被电气连 接在一起。换句话说，半导体装置1在逻辑芯片LC和存储芯片MCI之间的传输路径中不包 括布线衬底2和导线(未示出）（接合导线)。半导体装置1在存储芯片MC1、MC2、MC3和MC4 之间的传播路径中不包括布线衬底2和导线(未示出）（接合导线)。
[0108] 在该实施例中，半导体芯片3之间的直接连接采用包含形成在厚度方向上贯穿半 导体芯片3的贯穿电极以及经由贯穿电极将堆叠的半导体芯片3连接在一起的技术。具体 地，如图6所示，逻辑芯片LC包括形成在它的正面3a上的正面电极（电极，焊盘，正面侧焊 盘）3ap以及形成在它的背面3b上的背面电极（电极，焊盘，背面侧焊盘）3bp。逻辑芯片LC 还包括从正面3a和背面3b中的一个贯穿到另一个并且将正面电极3ap与背面电极3bp电 气连接的贯穿电极3tsv。
[0109] 半导体芯片3内包括的各种电路(半导体元件和与其连接的布线)被形成在半导体 芯片3的正面侧3a上。具体地，半导体芯片3包括由例如硅（Si)制成的半导体衬底(未示 出），并且有多个半导体元件(未示出）（诸如晶体管)形成在半导体衬底的它的主表面(元件 形成表面）上。包括用于将布线彼此绝缘的绝缘膜的布线层(未示出）被堆叠在半导体衬底 的主表面（正面3a侧）之上。布线层的多个布线分别与半导体元件电气连接以形成电路。 形成在半导体芯片3的正面3a (参见图4)上的正面电极3ap经由提供在半导体衬底和正 面3a之间的布线层而与半导体元件电气连接，由此形成电路的部分。
[0110] 如图6所示，每个贯穿电极3tsv被形成为在厚度方向上贯穿半导体芯片3,并且正 面电极3ap经由贯穿电极3tsv而与背面电极3bp电气连接，使得背面电极3bp可以与形成 在正面3a侧上的半导体芯片3的电路电气连接。也就是说，如图6所示，存储芯片MCI的 正面电极3ap经由导电部件(诸如外部端子(突起电极，导电部件，凸块电极）7)而与逻辑芯 片LC的背面电极3bp电气连接，使得存储芯片MCI的电路经由贯穿电极3tsv而与逻辑芯 片LC的电路电气连接。
[0111] 在该实施例中，安装在存储芯片MCI和布线衬底2之间的逻辑芯片LC包括多个贯 穿电极3tsv。存储芯片MCI经由贯穿电极3tsv而与逻辑芯片LC电气连接，贯穿电极3tsv 可以从逻辑芯片LC和存储芯片MCI之间的传输路径中排除布线衬底2和导线(接合导线） (未示出）。结果，逻辑芯片LC和存储芯片MCI之间的传输路径中的阻抗分量可以被减少以 抑制由时钟频率的增大所引起的噪声的影响。换句话说，即使增大逻辑芯片LC和存储芯片 MCI之间的信号传输速率时，半导体装置的传输可靠性也可以被改善。
[0112] 在图6所示出的示例中，存储芯片MCI、MC2、MC3和MC4被堆叠在逻辑芯片LC之 上。因此，在存储芯片MC1、MC2、MC3和MC4之间的信号传输速率优选地被改善或增大。在 存储芯片MCI、MC2、MC3和MC4之中的其下和其上布置有各个半导体芯片3的存储芯片MCI、 MC2和MC3包括多个贯穿电极3tsv，像逻辑芯片LC 一样。具体地，存储芯片MCI、MC2和MC3 中的每一个包括形成在它的正面3a上的正面电极（电极，焊盘)3ap以及形成在它的背面3b 上的背面电极（电极，焊盘)3bp。各个存储芯片MC1、MC2和MC3包括从正面3a和背面3b中 的一个贯穿到另一个并且将正面电极3ap电气连接到背面电极3bp的贯穿电极3tsv。
[0113] 像上述逻辑芯片LC 一样，在存储芯片MC1、MC2、MC3和MC4之中的上半导体芯片3 的正面电极3ap经由导电部件(包括外部端子7)而与下半导体芯片3的背面电极3bp电气 连接，使得堆叠的半导体芯片3的电路经由贯穿电极3tsv彼此电气连接。
[0114] 各个半导体芯片3经由外部端子7 (焊料材料7a)彼此连接，其可以从存储芯片 MC1、MC2、MC3和MC4之间的传播路径中排除布线衬底2和导线(接合导线）（未示出）。结 果，堆叠的存储芯片MCI、MC2、MC3和MC4之间的传输路径中的阻抗分量可以被减少以抑制 由时钟或时钟频率的增大所引起的噪声的影响。换句话说，即使增大存储芯片MC1、MC2、MC3 和MC4之间的信号传输速率时，半导体装置的传输可靠性也可以被改善。
[0115] 在图6所示出的示例中，安装在最上层级处的存储芯片MC4优选地与存储芯片MC3 连接，由此形成表面电极3ap，但是不一定形成背面电极3bp和贯穿电极3tsv。安装在最上 层级处的存储芯片MC4采取没有背面电极3bp和贯穿电极3tsv的结构，其可以简化存储芯 片MC4的制造过程。虽然未示出，但是在修改示例中，存储芯片MC4可以包括背面电极3bp 和贯穿电极3tsv，像存储芯片MC1、MC2和MC3 -样。在该情况下，堆叠的存储芯片MC1、MC2、 MC3和MC4具有相同的结构，其可以改善制造效率。
[0116] 每个外部端子7被布置在相邻的堆叠的半导体芯片3之间，并且用来将位于上层 级处的半导体芯片3的正面电极3ap与位于下层级处的半导体芯片3的背面电极3bp电气 连接。在图6所示出的示例中外部端子7由以下材料制成。也就是说，将逻辑芯片LC与布 线衬底2电气连接的外部端子7包括主要由铜（Cu)形成的柱状的(例如，圆柱形的)构件(突 出电极7b)、以及堆叠在柱状的构件的顶端上的由镍（Ni )膜和焊料(例如，SnAg)膜(焊料材 料7a)形成的金属构件。通过将它的顶端处的焊料膜接合到背面电极3bp来建立外部端子 7的电连接。
[0117] 在示出的示例中，除逻辑芯片LC和布线衬底2之间的接合部分之外，半导体芯片 经由焊料材料7a连接在一起，而没有使用突出电极7b。在该情况下，焊料材料7a被接合到 正面电极3ap的露出表面，并且可以用作外部端子(称为微凸块的凸块电极)。
[0118] 在各种修改示例中，用于外部端子7的材料可以在电学特性或接合强度的要求之 内被改变。例如，突出电极7b被形成在存储芯片MCI、MC2、MC3和MC4中的每一个的正面电 极3ap上，使得芯片可以经由突出电极7b和焊料材料7a而电气连接在一起。可替代地，焊 料材料7a直接接合到逻辑芯片LC的正面电极3ap的露出表面，使得逻辑芯片可以经由焊 料材料7a而与布线衬底2电气连接。
[0119] 像图6所示出的存储芯片MCI、MC2和MC3和逻辑芯片LC 一样，包括贯穿电极3tsv 的半导体芯片3优选地是薄的，S卩，正面3a和背面3b之间的距离优选地是薄的（小的)。因 为半导体芯片3的厚度减少，所以贯穿电极3tsv的传输距离缩短，其在减少阻抗分量方面 是优选的。当在半导体衬底中在厚度方向上形成开口（包括贯通孔和非贯穿的孔）时，随着 开口的深度增大加工精度减少。换句话说，随着半导体芯片3变得更薄，可以改善用于形成 贯穿电极3tsv的开口的加工精度。结果，贯穿电极3tsv的直径可以容易地被设定为相同 的值(在与厚度方向垂直的方向上的半导体芯片3的长度或宽度)，其便于传播路径的阻抗 分量的控制。
[0120] 在图6所示出的示例中，逻辑芯片LC的厚度小于由布置在逻辑芯片LC之上的存 储芯片MCI、MC2、MC3和MC4形成的层叠体MCS (参见图4)的厚度。逻辑芯片LC的厚度 也小于位于存储芯片MC1、MC2、MC3和MC4的最上层级而不具有贯穿电极3tsv的存储芯片 MC4的厚度。例如，逻辑芯片LC的厚度为50 μ m。与此对比，存储芯片MC4的厚度在约80 至IJlOOym的范围中。由存储芯片MC1、MC2、MC3和MC4制成的层叠体MCS (参见图4)的厚 度为约260 μ m。
[0121] 如上所述，在制造更薄的半导体芯片3中，露出半导体芯片3的状态可能导致半导 体芯片3上的损伤。在该实施例中，如图4所示，使得密封构件4与半导体芯片3密切接触 以便利用其密封芯片。因此，密封构件4可以用作用于半导体芯片3的保护构件以便抑制 半导体芯片3上的损伤。也就是说，根据本实施例，可以利用树脂密封半导体芯片3,由此改 善半导体装置1的可靠性(耐久性)。
[0122] 在包括具有贯穿电极3tsv的半导体芯片3的层叠体的半导体装置1中，从减少传 输距离的观点来看，半导体芯片3和布线衬底2之间的距离优选地较窄。例如，在图6所示 出的示例中，逻辑芯片LC的正面3a和布线衬底2的上表面2a之间的距离例如在约10到 20 μ m的范围中。存储芯片MCI的正面3a和布线衬底2的上表面2a之间的距离例如在约 70至lj 100 μ m的范围中。在包括具有贯穿电极3tsv的半导体芯片3的层叠体的半导体装置 1中，优选的是，通过减少半导体芯片3之间的距离和每个半导体芯片3的厚度来减少传输 距离。
[0123] 在本实施例的平面图中的背面电极3bp和正面电极3ap的布局中，可以减少存储 芯片MC1、MC2、MC3和MC4中的每一个和逻辑芯片LC之间的传输距离。
[0124] 如图7所示，存储芯片MC1、MC2、MC3和MC4内包括的正面电极3ap -起被布置在 正面3a的中心。如图8所示，存储芯片MC1、MC2和MC3内包括的背面电极3bp -起被布置 在每个背面3b的中心。如图6所示，存储芯片MC1、MC2、MC3和MC4的正面电极3ap以及存 储芯片MCI、MC2和MC3的背面电极3bp被布置为在厚度方向上重叠在彼此之上。
[0125] 如图9所示，逻辑芯片LC中包括的正面电极3ap的一些部分(正面电极3apl)被一 起布置在正面3a的中心。逻辑芯片LC中包括的正面电极3ap的其它部分(正面电极3ap2) 被一起沿着位于正面3a的周边边缘处的正面3a的每个边(侧面3c)布置。图9所示出的 正面电极3ap之中的布置在正面3a的中心的表面电极3apl经由图6所示出的贯穿电极 3tsv而与背面电极3bp电气连接。也就是说，正面电极3apl是用于内部接口的电极。图9 所示出的正面电极3ap之中的布置在正面3a的周边边缘处的表面电极3ap2经由图4所示 出的布线衬底2而与外部装置(未示出）电气连接。具体地，正面电极3ap2经由外部端子7 电气耦接到接合引线2f (参见图4)。也就是说，正面电极3ap2是用于外部接口的电极。
[0126] 从减少各个半导体芯片3之间的传输距离的观点来看，优选地，如图6所示，用于 内部接口的背面电极3bp和正面电极3ap在厚度方向上彼此重叠，并且经由外部端子7连 接在一起。
[0127] 如上所述，逻辑芯片LC的平面尺寸小于存储芯片MC1、MC2、MC3和MC4中的每一个 的平面尺寸。在图3所示出的半导体装置1中，逻辑芯片LC的背面3b的中心（中心区域） 被布置为在平面图中重叠在存储芯片MC4的中心（中心区域)之上。也就是说，在平面图中， 存储芯片MC4的四个侧面3c被布置在逻辑芯片LC的四个侧面3c外。换句话说，半导体芯 片3被堆叠在布线衬底2之上，使得存储芯片MC4的四个侧面3c位于逻辑芯片LC的四个 侧面3c和布线衬底2的四个侧面2c之间。图4所示出的存储芯片MCI、MC2和MC3被布置 为在平面图中重叠在存储芯片MC4之上(在与存储芯片MC4相同的位置中）。
[0128] 因此，在平面图中，存储芯片MCI、MC2、MC3和MC4的周边边缘(正面3a和背面3b 的周边边缘)被布置为重叠在逻辑芯片LC的外周之上。换句话说，没有逻辑芯片LC存在于 存储芯片MCI、MC2、MC3和MC4中的每一个的外围与布线衬底2之间（参见例如图4)。
[0129] 为了布置图6所示出的每个半导体芯片3的用于内部接口的背面电极3bp和正面 电极3ap使得表面电极3ap和3bp在厚度方向上重叠在彼此之上，至少用于内部接口的背 面电极3bp与正面电极3ap优选地被布置为在厚度方向上重叠在逻辑芯片LC之上。如图9 所示，用于外部接口的正面电极3ap2被布置在逻辑芯片LC的周边中。用于内部接口的正 面电极3apl优选地被一起布置在逻辑芯片LC的正面3a的中心。
[0130] 如图7所示，多个存储区域(存储电路元件布置区域）MR被形成在存储芯片MCI、 MC2、MC3和MC4中的每一个的正面3a侧（具体地，半导体衬底的主表面）上。在图7所示 出的示例中，形成与上述四个通道对应的四个存储区域MR。在每个存储区域MR中，多个存 储单元(存储电路元件）被布置成阵列。当如图7所示正面电极3ap被一起布置在正面3a 的中心时，用于四个通道的存储区域MR可以被布置为包围布置有一组正面电极的区域。结 果，可以使从各个存储区域MR到正面电极3ap的距离均衡。也就是说，优选地，可以使得通 道的传输距离相等，其可以减少对于通道的各个传输速率之间的误差。
[0131] 当使用一起布置在图9所示出的逻辑芯片LC的正面3a的中心的正面电极3apl 作为用于内部接口的电极时，正面电极3ap 1可以在不与图6所示出的布线衬底2电气连接 的情况下操作。如图6所示，正面电极3apl的一部分与布线板2的接合引线2f电气连接， 由此正面电极3apl的该部分可以优选地被用作用于外部接口的电极。
[0132] 例如，存储芯片MC1、MC2、MC3和MC4中的每一个被设置有用于驱动图5所示出的 主存储电路丽的电源电路DR。图9所示出的正面电极3apl的部分被用作用于将电源电势 (第一参考电势）和参考电势(与第一参考电势不同的第二参考电势，例如地电势）供应到电 源电路DR的端子。换句话说，在图9所示出的示例中，布置在逻辑芯片LC的正面3a的中 心的表面电极3apl包括向其供应第一参考电势(例如，电源电势）的第一参考电势电极、以 及向其供应与第一参考电势不同的第二参考电势(例如，地电势）的第二参考电势电极。换 句话说，在图9所示出的示例中，布置在逻辑芯片LC的正面3a的中心的正面电极3apl包 括用于供应用于驱动在存储芯片MCI中形成的电路的电压的电力线V2和V3 (参见图5)。
[0133] 为了在增大信号传输速率中抑制由瞬时电压降引起的操作的不稳定性，优选地缩 短电力供应源和消耗电力的电路之间的传输距离。优选地，逻辑芯片LC的正面电极3apl的 部分与布线板2电气连接以便供应第一参考电势(例如，电源电势）和第二参考电势(例如， 地电势)，其可以缩短从具有消耗电力的电路的存储芯片MC1、MC2、MC3和MC4中的每一个到 对应的驱动电路的距离。第一参考电势(例如，电源电势）被供应给第一参考电势电极。与 第一参考电势不同的第二参考电势(例如，地电势）被供应给第二参考电势电极。第一参考 电势电极和第二参考电势电极被布置为使得如图6所示，在厚度方向上正面电极3ap优选 地重叠在背面电极3bp之上。第一参考电势电极优选地经由贯穿电极3tsv而与第二参考 电势电极电气连接。
[0134] 〈半导体芯片的对准精度〉
[0135] 本申请的发明人已经研究并且发现了，当下半导体芯片3的背面电极3bp面对上 半导体芯片3的正面电极3ap并且经由外部端子7而与上半导体芯片3的正面电极3ap电 气连接时，半导体芯片3的堆叠要求高对准精度。
[0136] 如图6所示，为了将下半导体芯片3的背面电极3bp电气连接到上半导体芯片3 的正面电极3ap，背面电极3bp需要在厚度方向上被重叠在正面电极3ap之上。当其中背面 电极3bp被重叠在正面电极3ap之上的区域较小时，焊料材料7a和背面电极3bp (或正面 电极3ap)之间的接合面积变得较小，这可能降低电学特性。因此，必须改善下半导体芯片 3的背面电极3bp和上半导体芯片3的正面电极3ap之间的对准精度。
[0137] 参考图10,当逻辑芯片LC的背面电极3bp的数量大时，要求适当的对准精度的所 关心的对象的数量增大，这需要高对准精度。随着逻辑芯片LC的背面电极3bp之间的节 距(相邻的电极之间的距离）变得较小，一个电极可能由于未对准而与相邻的另一个电极接 触。在该情况下，需要利用更高精度执行对准。
[0138] 为此，本申请的发明人已经研究了用于改善在将半导体芯片3堆叠在布线衬底2 之上时的对准精度的技术。图11是示出在组装图4所示出的半导体装置中使用的对准手 段(对准标记）的示例性的说明图。图12是示出与图11对应的研究示例的说明图。
[0139] 如图12所示，本申请的发明人已经研究了用于在布线衬底2和半导体芯片3的正 面3a中形成对准标记50的方法。在图12所示出的对准方法中，首先，在布线衬底2中形 成的对准标记50a和在逻辑芯片LC的正面3a中形成的对准标记50b被检测（识别），并且 随后彼此对准。其后，逻辑芯片LC被安装在布线衬底2之上。然后，在布线衬底2中形成 的对准标记50a和在层叠体MCS的正面3a中形成的对准标记50d被检测（识别)，并且随后 彼此对准。其后，层叠体MCS被安装在逻辑芯片LC之上。
[0140] 在图12所示出的方法中，逻辑芯片LC相对于布线衬底2的对准精度主要由用于 检测对准标记50a和50b的位置的检测精度和安装逻辑芯片LC时的传送精度限定。例如， 当电极之间的节距(相邻的电极之间的距离)为60 μ m时，逻辑芯片LC相对于布线衬底2的 对准精度被设定在约± 5 - 10 μ m的容限之内，其可以足够地确保逻辑芯片LC和布线衬底 2之间的电连接可靠性。
[0141] 层叠体MCS相对于布线衬底2的对准精度主要由用于检测对准标记50a和50d的 位置的检测精度和安装层叠体MCS时的传送精度限定。因此，使用与安装上述逻辑芯片LC 的步骤中的那些相同的检测装置和安装装置可以设定层叠体MCS相对于布线衬底2的对准 精度在约±5到10 μ m的容限之内。
[0142] 在图12所示出的方法中，考虑层叠体MCS和逻辑芯片LC之间的未对准，层叠体 MCS相对于逻辑芯片LC的对准精度可能在±10到20 μ m的范围中。需要通过考虑各个电 极的形成位置精度来确定逻辑芯片LC的背面电极3bp和层叠体MCS的正面电极3ap之间 的对准精度。在图12所示出的方法中，随着堆叠的半导体芯片3的数量增大，对准精度可 能降低。即使在如图12所示堆叠两个半导体芯片3时，电学特性的可靠性也可能根据电极 之间的节距而明显地降低。
[0143] 本申请的发明人已经进一步研究和发现了图11所示出的结构。也就是说，图11 所示出的结构除了图12所示出的结构之外还包括在逻辑芯片LC的背面3b上形成的对准 标记50c。在图11所示出的对准方法中，首先，在布线衬底2中形成的对准标记50a和在逻 辑芯片LC的正面3a中形成的对准标记50b被检测(识别)，并且随后彼此对准。其后，逻辑 芯片LC被安装在布线衬底2之上。这点与图12所示出的对准方法相同。
[0144] 然后，在逻辑芯片LC中形成的对准标记50c和在层叠体MCS的正面3a中形成的 对准标记50d被检测（识别)，并且随后彼此对准。其后，层叠体MCS被安装在逻辑芯片LC 之上。也就是说，图11所示出的对准方法不同于图12所示出的对准方法之处在于，基于在 逻辑芯片LC中形成的对准标记50c执行对准。
[0145] 在图11所示出的对准方法中，在逻辑芯片LC的背面3b上形成的对准标记50c被 用作用于对准的参考，使得层叠体MCS相对于逻辑芯片LC的对准精度不需要考虑逻辑芯 片LC的未对准。因此，使用与上述示例中的那些相同的检测装置和安装装置可以实现在约 ±5到10 μ m的容限之内的对准精度。即使在堆叠的半导体芯片3的数量增大时图11所示 出的对准方法也可以防止对准精度的降低。
[0146] 也就是说，上半导体芯片3相对于下半导体芯片3的对准精度不受堆叠的半导体 芯片3的数量影响。即使在电极之间的节距非常小时，也可以根据检测器或安装装置的能 力确保适当的对准精度，这可以抑制半导体芯片3之间的电学特性的可靠性的降低。
[0147] 图3和图7-10示出第一实施例的半导体装置1中包括的对准标记50的布局的示 例。将在描述半导体装置1的制造方法中更详细地描述优选实施例和对准标记的详细结 构。
[0148] 〈制造半导体装置的方法〉
[0149] 接下来，下面将描述参考图1-11描述的半导体装置1的制造过程。沿着图13的 流程图制造半导体装置1。图13示出参考图1-11描述的半导体装置的制造过程的概要的 示例性的说明图。下面将参考图14-45描述各个步骤的细节。
[0150] 〈衬底提供步骤〉
[0151] 首先，在图13所示出的衬底提供步骤中，如图14-18所示提供布线衬底20。图14 示出在图13所示出的衬底提供步骤中提供的布线衬底的整个结构的平面图。图15示出图 14所示出的一个装置区域的放大平面图。图16示出沿着图15的线A-A截取的放大截面 图。图17示出与图15所示出的表面相对的表面的放大平面图。图18示出沿着图15的线 B-B截取的放大截面图。为了容易理解，虽然在图14-17中端子的数量被示出为较少，但是 端子(接合连接盘2f和连接盘2g)的数量不限于图14-17所示出的那些。
[0152] 如图14所示，在这个步骤中提供的布线衬底20包括框架（frame)(外框架)20b内 的装置区域20a。具体地，多个装置区域20a(在图14中为27个区域)被布置成多列和多行。 装置区域20a中的每一个对应于图1-4所示出的布线衬底2。布线衬底20为所谓的多块 (multi-piece)衬底，包括多个装置区域20a以及位于装置区域20a之间的划片（dicing) 线(划片区域）20c。以这种方式，使用包括装置区域20a的多块衬底可以改善制造效率。
[0153] 如图15和图16所示，每个装置区域20a被设置有参考图4描述的布线衬底2的 组件。布线衬底20具有上表面2a、与上表面2a相对的下表面2b、以及将上表面2a与下表 面2b电气连接的多个布线层(在图4所示出的示例中为四个层)。各个布线层具有用于将相 邻布线2d以及相邻布线层彼此绝缘的绝缘层（核心层）2e。布线2d包括形成在绝缘层2e 的上表面或下表面上的布线2dl、以及用作在厚度方向上贯穿绝缘层2e的层间导电路径的 通路布线2d2。
[0154] 如图15所示，布线衬底20的上表面2a包括其中在图13所示出的第一芯片安装 步骤中要安装图9所示出的逻辑芯片LC的芯片安装区域(芯片安装部分)2pl。芯片安装区 域2pl存在于上表面2a处的装置区域20a的中心。为了在图15中指示芯片安装区域2pl、 装置区域20a和划片线20c的位置，由各个双点划线表示芯片安装区域2pl、装置区域20a 和划片线20c的轮廓。芯片安装区域2pl为其中如上所述要安装逻辑芯片LC的区域，因此 不一定包括实际上可看到的任何边界线。此外，装置区域20a和划片线20c不一定包括实 际上可看到的任何边界线。
[0155] 布线衬底20的上表面2a被设置有多个接合引线（端子，芯片安装表面侧端子，电 极）2f。接合引线2f为在如图13所示的第一芯片安装步骤中与形成在图9所示出的逻辑 芯片LC的正面3a上的正面电极3ap电气连接的端子。在该实施例中，通过所谓的面朝下 安装方法将逻辑芯片LC安装为芯片LC的正面3a侧与布线衬底20的上表面2a相对，由此 接合引线2f的接合部分被形成在芯片安装区域2pl之内。
[0156] 布线衬底20的上表面2a被绝缘膜（阻焊膜）2h覆盖。绝缘膜2h被设置有开口 2hw，并且在开口 2hw中，从绝缘膜2h露出接合引线2f的至少部分(与半导体芯片的接合部 分或接合区域)。虽然未示出，但是在该实施例中，划片线(划片区域）20c的上表面也从绝 缘膜2h露出。利用这个布置，在下面单片化（singulating)步骤(参见图13)中使用划片 刀片（旋转刀片）时，可以防止绝缘膜2h在划片刀片中被卡住。也就是说，可以防止切割性 能降低。如果不考虑切割性能，划片线20c的上表面可以被绝缘膜2h覆盖。
[0157] 如图17所示，多个连接盘2g被形成在布线衬底20的下表面2b上。布线衬底20 的下表面2b被绝缘膜（阻焊膜)2k覆盖。绝缘膜2k被设置有开口 2kw，并且在开口 2kw处， 从绝缘膜2k露出连接盘2g的至少部分(与焊球5的接合部分)。虽然未示出，但是在该实 施例中，划片线（划片区域）20c的下表面也从绝缘膜2k露出。利用这个布置，在下面单片 化步骤(参见图13)中使用划片刀片（旋转刀片）时，可以防止绝缘膜2h在划片刀片中被卡 住。也就是说，可以防止切割性能降低。如果不考虑切割性能，划片线20c的上表面可以被 绝缘膜2k覆盖。
[0158] 如图16所示，接合引线2f经由布线2d而与连接盘2g电气连接。这些导电图案 (包括布线2d、接合引线2f和连接盘2g)由例如主要包含铜（Cu)的金属形成。布线2d、接 合引线2f和连接盘2g可以通过电解镀敷形成。如图16所示，可以通过例如建造（buildup) 技术形成包括四个或更多布线层(在图16所示出的示例中四个层）的布线衬底20。
[0159] 如图15和图18所示，对准标记50a被形成在布线衬底20的上表面2a上。对准 标记50a由要在图13所示出的第一标记检测步骤中检测的所关心的图案制成。对准标记 50a由与图16所示出的接合引线2f和布线2d相同的金属形成。在图18所示出的示例中， 开口 2hs被形成在绝缘膜2h中，并且在开口 2hs中从绝缘膜2h露出对准标记50a。
[0160] 如稍后将详细描述的，在图13所示出的第一标记检测步骤中，使用图像传感器 (诸如照相机)检测对准标记50a的位置。从绝缘膜2h露出的金属图案被用作对准标记50a， 由此改善光反射效率，其使得改善位置检测精度。对准标记50a的轮廓的形状可以是可识 别的。当绝缘膜2h由可以透射可见光的材料形成时，对准标记50a可以被绝缘膜2h覆盖。
[0161] 例如，当形成接合引线2f和布线2d时，对准标记50a可以利用接合引线2f和布 线2d-次形成。
[0162] 如图15所示，对准标记50a优选地被形成在装置区域20a之内。在实施例的修改 示例中，对准标记50a可以被形成在装置区域20a外，S卩，在划片线(划片区域)20c之内，或 在图14所示出的框架20b处。如上所述，对准标记50a被用于将逻辑芯片LC与图11所示 出的布线衬底2对准。因此，从改善对准标记50a形成中的位置精度的观点来看，对准标记 50a优选地被形成在装置区域20a内的芯片安装区域2pl附近的区域中。在修改示例中，当 对准标记50a被布置在划片线(划片区域）20c内时，在稍后要描述的第一粘合材料布置步 骤中对准标记50a几乎不能被粘合材料覆盖。因此，为了确保露出对准标记50a，对准标记 50a优选地被布置在划片线20c内。
[0163] 如图15所示，对准标记50a优选地被形成在装置区域20a之内的位置中。甚至仅 仅一个对准标记50a可以具有在沿着上表面2a的坐标平面上限定的它的X和Y坐标。然 而，至少两个或更多个对准标记50a的形成可以指定装置区域20a在具有角度Θ的方向上 的位置，由此改善位置检测精度。
[0164] 为了改善指定方向Θ上的位置的精度，优选地增大两个对准标记50a之间的距 离。因此，更优选地，如图15所示，一个对准标记50a被布置在装置区域20a的一个角落处， 而同时另一个对准标记50a被布置在装置区域20a的面对上述角落的另一角落处。换句话 说，两个对准标记50a优选地被布置在装置区域20a的对角线上。
[0165] 〈第一粘合材料布置步骤〉
[0166] 然后，在图13所示出的第一粘合材料布置步骤中，如图19和图20所示，粘合材料 NCL1被布置在布线衬底20的上表面2a处的芯片安装区域2pl之上。图19示出图15所示 出的芯片安装区域中布置的粘合材料的状态的放大平面图。图20是沿着图19的线A-A截 取的放大截面图。为了指示芯片安装区域2pl和2p2、装置区域20a和划片线20c的位置， 由各个双点划线表示芯片安装区域2pl和2p2、装置区域20a和划片线20c的轮廓。芯片 安装区域2pl和2p2中的每一个为其中如上所述要安装逻辑芯片LC和层叠体MCS的区域， 因此不一定包括实际上可看到的任何边界线。此外，装置区域20a和划片线20c不一定包 括实际上可看到的任何边界线。当在平面图中示出芯片安装区域2pl和2p2、装置区域20a 和划片线20c时，这些区域和线不一定包括实际上可看到的任何边界线。
[0167] 通常，当通过面朝下安装方法(倒装芯片式接合（flip-chip bonding))将半导体 芯片安装在布线衬底之上时，半导体芯片与布线衬底电气连接，并且随后利用树脂(通过后 加料（charging)方法）密封连接部分。在该情况下，从位于半导体芯片和布线衬底之间的 间隙（clearance)附近的喷嘴供应树脂，使得树脂通过毛细作用填充间隙。
[0168] 在该实施例中描述的示例中，在稍后要描述的第一芯片安装步骤中将逻辑芯片LC (参见图9)安装在布线衬底20之上之前，粘合材料NCL1被布置在芯片安装区域2pl之上， 并且从粘合材料NCL1上将逻辑芯片LC压在布线衬底20上并且与布线衬底20电气连接(预 涂敷方法)，由此安装逻辑芯片LC。
[0169] 在上述后加料方法中，通过毛细作用将树脂嵌入间隙中，其对于一个装置区域20a 花费较长的处理时间(用于将树脂加料的时间）。与此对比，在上述预涂敷方法中，在逻辑芯 片LC的顶端(在图6所示出的突出电极7b顶端处形成的焊料材料7a)与接合引线2f的接 合部分接触时，粘合材料NCL1已经填充布线衬底20和逻辑芯片LC之间的间隙。与上述后 加料方法相比，预涂敷方法在减少用于一个装置区域20a的处理时间和改善制造效率方面 是优选的。
[0170] 在本实施例的修改示例中，图13所示出的第一芯片安装步骤和第一粘合材料布 置步骤的顺序被颠倒，使得可以应用后加料方法。例如，当一次形成的产品形成区域的面积 较小时，使用后加料方法与预涂敷方法在处理时间方面的差别不会这么多，因此可以抑制 制造效率的降低。
[0171] 如上所述在预涂敷方法中使用的粘合材料NCL1由绝缘(非导电)材料(例如，树脂） 制成。
[0172] 粘合材料NCL1由通过经受能量而固化(增大它的硬度）的树脂材料制成。在该实 施例中，粘合材料NCL1包含热固性树脂。粘合材料NCL1在被固化之前比图6所示出的外 部端子7更软，并且可以通过被逻辑芯片LC按压而变形。
[0173] 粘合材料NCL1在被固化之前基于处理方面的差异可以被分类为两个类型。一种 粘合材料是称为非导电浆料（NCP)的浆料状的（paste-like)树脂(绝缘浆料)。从喷嘴(未 示出)排出的树脂被施加到芯片安装区域2pl。另一种粘合材料是先前被成型为膜形状的膜 状树脂(绝缘膜)，其被称为非导电膜（NCF)。膜状树脂在处于膜状态的同时被传递和接合到 芯片安装区域2pl。绝缘浆料（NCP)的使用不需要接合绝缘膜（NCF)的步骤，因此与绝缘材 料膜的使用相比可以减少半导体芯片等上的应力。绝缘膜（NCF)的使用与绝缘浆料（NCP) 的使用相比具有高形状保持特性，这使得更易于控制粘合材料NCL1的范围和厚度。
[0174] 在图19和20所示出的示例中，由绝缘膜（NCF)制成的粘合材料NCL1被布置在芯 片安装区域2pl处，并且被接合为与布线衬底20的上表面2a密切接触。虽然未示出，但是 在另一个修改示例中，也可以使用绝缘浆料（NCP )。
[0175] 在该步骤中，如图19所示，从改善对准标记50a的光反射效率的观点来看，粘合材 料NCL1优选地被布置为不覆盖对准标记50a。当粘合材料NCL1由透射可见光的材料制成 时，对准标记50a可以被粘合材料NCL1覆盖。在该情况下，降低选择用于粘合材料NCL1的 材料的灵活性。因此，优选地从粘合材料NCL1露出对准标记50a。
[0176] 由于从粘合材料NCL1露出对准标记50a，因此对准标记50a优选地位于装置区域 20a的周边。
[0177] 〈第一芯片提供步骤〉
[0178] 在图13所示出的第一芯片提供步骤中，提供图9和10所示出的逻辑芯片IX。图 21示出具有图6所示出的贯穿电极的半导体芯片的制造过程的概要的示例性的说明图。图 22示出继图21所示出的过程之后的半导体芯片的另一个制造过程的概要的示例性的说明 图。参考图21和22,下面将主要描述用于制造贯穿电极3tsv和与贯穿电极3tsv电气连接 的背面电极3bp的方法。将省略除贯穿电极3tsv以外的各种电路的形成步骤的例示和描 述。图21和22所示出的半导体芯片的制造方法还可以被应用于除了图4所示出的逻辑芯 片LC之外的存储芯片MCI、MC2和MC3的制造方法。
[0179] 首先，在晶片提供步骤中，提供图21所示出的晶片（半导体衬底）WH。晶片WH是 由例如硅（Si)制成的半导体衬底，并且在平面图中具有圆形。晶片WH具有作为半导体元 件形成表面的正面(主表面，上表面)WHs以及与正面WHs相对的背面(主表面，下表面)WHb。 晶片WH的厚度大于图4所示出的存储芯片MC1、MC2和MC3和逻辑芯片LC中的每一个的厚 度，并且例如为约数百μ m。
[0180] 然后，在孔形成步骤中，形成用于形成图6所示出的贯穿电极3tsv的孔(钻孔 (bores)，开口）3tsh。在图21所示出的示例中，掩模25被布置在晶片WH的正面WHs之上， 并且经受刻蚀，由此形成孔3tsh。包括图4所示出的存储芯片MC1、MC2和MC3和逻辑芯片 LC的半导体元件可以例如在本步骤之后并且在布线层形成步骤之前被形成。
[0181] 然后，金属材料(诸如铜（Cu))被嵌入孔3tsh中以便形成贯穿电极3tsv。接下来， 在布线层形成步骤中，布线层（芯片布线层）3d被形成在晶片WH的正面WHs之上。在该步 骤中，形成图7和9所示出的多个正面电极3ap,由此贯穿电极3tsv分别与正面电极3ap电 气连接。正面电极3ap和与正面电极3ap -体化地形成的最上的布线层3d由例如错（A1) 的金属膜形成。
[0182] 在该步骤中，包括图4所示出的存储芯片MCI、MC2和MC3和逻辑芯片LC的半导体 元件经由布线层3d而与图7和9所示出的正面电极3ap电气连接。以这种方式，经由布线 层3d建立包括逻辑芯片LC和存储芯片MCI、MC2和MC3的半导体元件的电连接。
[0183] 在该步骤中，形成图9所示出的对准标记50b或图7所示出的对准标记50d。对 准标记50b和50d可以由与正面电极3ap和最上的布线层3d相同的材料(例如，错）形成。 因此，在形成正面电极3ap中，可以一次形成标记、正面电极和最上的布线层。稍后将描述 图9所示出的对准标记50b和图7所示出的对准标记50d的细节。
[0184] 然后，在外部端子形成步骤中，外部端子7被形成在正面电极3ap之上(参见图7 和9)。在该步骤中，如图6所示，突出电极7b被形成在逻辑芯片LC的正面电极3ap之上。 焊料材料7a被形成在每个突出电极7b的顶端。可替代地，焊料材料7a被形成在存储芯片 MCI的每个正面电极3ap之上。在将图6所示出的半导体芯片3安装在布线衬底2或另一 个下半导体芯片3之上中，焊料材料7a用作接合材料。
[0185] 然后，在图22所示出的背面抛光步骤中，晶片WH的背面WHb (参见图21)被抛光 以便减少晶片WH的厚度。因此，露出图5所示出的半导体芯片3的背面3b。换句话说，贯 穿电极3tsv在厚度方向上贯穿晶片WH。在晶片WH的背面3b处从晶片WH露出贯穿电极 3tsv。在图22所示出的示例中，在背面抛光步骤中，在正由支撑基底26 (诸如玻璃板）和 用于保护保护正面WHs侧的外部端子7的保护层27支持晶片WH的同时晶片WH的背面由 抛光夹具28抛光。
[0186] 然后，在背面电极形成步骤中，多个背面电极3bp被形成在背面3b上以便与贯穿 电极3tsv电气连接。
[0187] 在该步骤中，形成图10所示出的对准标记50c。因此，对准标记50c可以由与背面 电极3bp相同的材料(例如，铜)形成。可以在形成背面电极3bp中一次形成对准标记50c。 稍后将描述图10所示出的对准标记50c的细节。
[0188] 然后，在单片化步骤中，沿着划片线将晶片WH分割以便产生多个半导体芯片3。其 后，必要时检查每个半导体芯片，由此获得图4所示出的半导体芯片3 (逻辑芯片IX，以及 存储芯片MCI、MC2和MC3 )。
[0189] 〈第一芯片安装步骤〉
[0190] 接下来，在图13所示出的第一芯片安装步骤中，如图23和24所示，逻辑芯片LC 被安装在布线衬底20之上。图13所示出的第一芯片传送步骤、第一标记检测步骤和第一 对准步骤可以被认为是将逻辑芯片LC安装在布线衬底20之上的步骤中包括的子步骤。因 此，在该实施例中，下面描述第一芯片传送步骤、第一标记检测步骤和第一对准步骤作为第 一芯片安装步骤中包括的子步骤。
[0191] 图23示出安装在图19所示出的布线衬底的芯片安装区域之上的逻辑芯片LC的 状态的放大平面图。图24示出沿着图23的线A-A截取的放大截面图。图25示出图13所 示出的第一芯片传送步骤的主要部分的示例性的说明图。图26示出图13所示出的第一标 记检测步骤的主要部分的示例性的说明图。图27示出图26所示出的逻辑芯片的对准标记 的截面结构的主要部分的放大截面图。图28示出图13所示出的第一对准步骤的主要部分 的示例性的说明图。图29示出在图28所示出的第一对准步骤之后移动到布线衬底的逻辑 芯片的状态的示例性的说明图。图30示出在去除图29所示出的保持夹具之后压在半导体 芯片的背面上的加热夹具的状态的说明图。
[0192] 在该步骤中，如图24所示，通过所谓的面朝下安装方法(倒装芯片式接合方法）安 装逻辑芯片LC，使得逻辑芯片LC的正面3a面对布线衬底20的上表面2a。在该步骤中，逻 辑芯片LC与布线衬底20电气连接。具体地，在逻辑芯片LC的正面3a上形成的正面电极 3ap经由外部端子7 (图6所示出的焊料材料7a和突出电极7b)而与在布线衬底20的上 表面2a上形成的接合引线2f电气连接。下面将参考图25-30描述各个步骤的详细流程。
[0193] 如图25所示，第一芯片安装步骤包括将逻辑芯片LC (半导体芯片3)布置在布线 衬底20的芯片安装区域2pl之上的第一芯片传送步骤。逻辑芯片LC在背面3b由保持夹 具(套爪（ C〇llet))30保持的情况下被传送到芯片安装区域2pl，并且随后布置在芯片安装 区域2pl (或粘合材料NCL1)之上，使得位于元件形成表面侧的正面3a面对布线衬底20的 上表面2a。保持夹具30包括用于抽吸和保持逻辑芯片LC的背面3b的保持表面30a。保 持夹具30在由保持表面30a保持逻辑芯片LC的同时传送逻辑芯片IX。
[0194] 突出电极7b被形成在逻辑芯片LC的正面3a上，并且焊料材料7a被形成在每个 突出电极7b顶端。用作用于与突出电极7b电气连接的接合材料的焊料材料7a先前被形 成在形成在布线衬底20的上表面2a上的接合引线2f的接合部分处。
[0195] 由于在图13所示出的第一对准步骤中，在该实施例中利用更高精度将逻辑芯片 LC与布线衬底20对准，因此第一芯片传送步骤中的传送位置的精度可以较低。为了改善第 一对准步骤中的位置精度，第一对准步骤中的移动距离可以优选地较小。例如，在第一芯片 传送步骤中，逻辑芯片LC优选地利用使得逻辑芯片LC布置在芯片安装区域2pl之上的精 度被布置在布线衬底20的上表面2a之上。
[0196] 如图26所示，第一芯片安装步骤包括检测（识别）布线衬底20的对准标记50a和 逻辑芯片LC的对准标记50b的第一标记检测步骤。如图26所示，在第一标记检测步骤中， 在逻辑芯片LC被布置在布线衬底20之上的同时，照相机(标记位置检测器，图像传感器，成 像装置)60被布置在布线衬底20和逻辑芯片LC之间，并且随后检测(识别)布线衬底20的 对准标记50a和逻辑芯片LC的对准标记50b。
[0197] 照相机60包括用于接收可见光的光接收器60a、用于将由光接收器60a接收的光 转换成电信号的光电转换电路60b、以及用于将由光电转换电路转换的电信号输出到外部 的输出电路60c。照相机60与控制器61电气连接。从输出电路60c输出的电信号被传输 到控制器61中包括的图像处理电路(未示出）。在执行图像处理之后，输出对准标记50 (对 准标记50a，50b)的位置数据(坐标数据）。限定接合引线2f的接合部分与对准标记50a之 间的位置关系的位置数据、或者限定在对准标记50b与正面电极3ap之间的位置关系的另 一个位置数据被输入到控制器61，其可以由控制器61计算正面电极3ap或者接合引线2f 的接合部分的位置。
[0198] 在图26所示出的示例中，可见光反射器(反射镜)60d被提供以便将从外部进入的 可见光反射朝向光接收器60a。照相机60与驱动装置(未示出）连接，并且可移动地固定在 布线衬底20之上。因此，可见光反射器60d的反射角被改变并且照相机60的位置被移动， 使得可以由相同的照相机60检测(识别）对准标记50a和50b的位置。
[0199] 在图26所示出的示例中，对准标记50a被形成在布线衬底20之上，并且对准标记 50b被形成在逻辑芯片LC的正面3a侧之上。以这种方式，对准标记50分别形成在逻辑芯 片LC的正面3a和布线衬底20上。分别检测对准标记50的位置，其可以提供图19的平面 XY中的坐标数据，以及指示坐标轴之间的倾斜角度的方向Θ上的数据。对准标记50的坐 标数据和方向Θ上的数据的使用可以精确地计算接合引线2f (参见图15)的位置或者正 面电极3ap (参见图9)的位置。
[0200] 如图19所示，对准标记50a被布置在相对的角落处使得标记位于在平面图中形成 四边形形状的装置区域20a的一个对角线上。如图9所示，对准标记50b被布置在相对的 角落处使得标记位于在平面图中形成四边形的正面3a的一个对角线上。对准标记50以这 种方式被布置在相对的角落处，其可以改善方向Θ上的数据的精度。结果，可以改善接合 引线2f (参见图15)的位置的计算或者正面电极3ap (参见图9)的位置的计算的精度。
[0201] 如图27所示，优选地从形成在逻辑芯片LC的最上的表面上的绝缘膜(保护膜，钝 化膜）3p露出形成在逻辑芯片LC的正面3a中的对准标记50b。在图27所示出的示例中， 在逻辑芯片LC的最上的表面上形成的绝缘膜(保护膜，钝化膜)3p中形成开口 3ps。在开口 3ps处从绝缘膜3p露出对准标记50b。参考图27,严格地，在对准标记50b之下，布线层被 提供为将半导体衬底的半导体元件形成表面(主表面）与正面电极3ap (参见图9)电气连 接。图27仅仅示出作为半导体衬底的晶片WH，而省略布线层的例示。
[0202] 像参考图18描述的对准标记50a -样，从绝缘膜3p露出的金属图案被用作对准 标记50b，由此改善光反射效率，其使得改善位置检测精度。只要识别对准标记50b的轮廓 形状。当绝缘膜3p由可以透射可见光的材料形成时，对准标记50b可以被绝缘膜3p覆盖。
[0203] 上面参考图18已经刚刚描述了对准标记50a，并且将省略其冗余的描述。
[0204] 如图28所示，第一芯片安装步骤包括将布线衬底20与逻辑芯片LC对准的第一对 准步骤。如图28所示，在第一对准步骤中，逻辑芯片LC沿着布线衬底20的上表面2a相对 于布线衬底20相对移动，使得接合引线2f的接合部分面对在逻辑芯片LC的表面3a上形 成的外部端子7。
[0205] 如上所述，本实施例可以利用高精度计算接合引线2f的位置和正面电极3ap的位 置。因此，基于所计算出的数据，将逻辑芯片LC向布线衬底20相对移动，其可以利用高精 度执行对准。
[0206] 在图28所示出的示例中，用于移动布线衬底20和逻辑芯片LC的相对位置的方法 包含如图28的箭头所指示地沿着布线衬底20的上表面2a移动保持逻辑芯片LC的保持夹 具30。只要改变布线衬底20和逻辑芯片LC之间的相对位置关系。因此，可以移动布线衬 底20和逻辑芯片LC中的一个或者两个。
[0207] 然后，如图29所示，朝向布线衬底20移动逻辑芯片IX。在这时候，粘合材料NCL1 在它的软状态中在加热到固化之前被布置在布线衬底20之上。因此，用粘合材料NCL1填 充逻辑芯片LC的正面3a侧。在图29所示出的示例中，在逻辑芯片LC的正面3a侧上形成 的对准标记50b被粘合材料NCL1覆盖。已经完成了检测对准标记50b的步骤(第一标记检 测步骤)，这没有导致任何问题。
[0208] 在上述第一对准步骤中，利用高精度将逻辑芯片LC和布线衬底20的相对位置彼 此对准。当沿着布线衬底20线性地移动逻辑芯片LC时，可以与在逻辑芯片LC的表面3a 上形成的外部端子7相对地保持接合引线2f的接合部分。
[0209] 然后，如图30所示，通过将加热夹具31压到逻辑芯片LC的背面3b而把逻辑芯片 LC压在布线衬底20上。如上所述，由于粘合材料NCL1在固化之前处于它的软状态，因此通 过加热夹具31将逻辑芯片LC按进去，使得逻辑芯片LC接近布线衬底20。当逻辑芯片LC 接近布线衬底20时，在逻辑芯片LC的正面3a上形成的每个外部端子7的顶端(具体地，焊 料材料7a)与接合引线2f的对应接合区域(具体地，焊料材料7a)接触。
[0210] 粘合材料NCL1的厚度至少大于接合引线2f的厚度和外部端子7的高度(突出部 分的高度）的总和。当由加热夹具31推动时，逻辑芯片LC的正面3a侧的部分嵌入粘合材 料NCL1中。换句话说，逻辑芯片LC侧面的正面3a的至少一部分嵌入粘合材料NCL1中。
[0211] 在逻辑芯片LC处形成背面电极3bp和对准标记50c。必须防止对准标记50c和背 面电极3bp被来到背面3b侧附近的粘合材料NCL1覆盖。如图30所示，比加热夹具31和 逻辑芯片LC更软的构件(低弹性部件）（例如，树脂膜(膜)32)优选地插入在加热夹具31和 逻辑芯片LC之间以便利用树脂膜32覆盖逻辑芯片LC的背面3b。通过经由树脂膜32按压 逻辑芯片LC，树脂膜32与逻辑芯片LC的背面3b密切接触。即使粘合材料NCL1较厚，也可 以防止NCL1来到逻辑芯片LC的背面3b附近。本实施例的树脂膜32由例如氟树脂制成。
[0212] 然后，如图30所示，在将加热夹具31压到逻辑芯片LC的同时通过加热夹具(热 源）31加热粘合材料NCL1和逻辑芯片IX。在逻辑芯片LC和布线衬底20之间的接合部分 中，接合引线2f侧上的焊料材料7a和外部端子侧上的焊料材料7a分别融化并且彼此一体 化成将外部端子7与接合引线2f电气连接的接合材料。也就是说，通过加热夹具(热源)31 加热逻辑芯片LC，使得突出电极7b经由焊料材料7a而与接合引线2f电气连接。
[0213] 粘合材料NCL1被加热以便被固化。结果，获得固化的粘合材料NCL1，其中逻辑芯 片LC的一部分嵌入粘合材料中。逻辑芯片LC的背面电极3bp和对准标记50c被树脂膜32 覆盖，并且从固化的粘合材料NCL1露出。粘合材料NCL1不一定通过来自加热夹具(热源） 31的热量而完全地被固化。在另一实施例中，在将包含在粘合材料NCL1中的热固性树脂的 一部分固化(临时地固化）达到使得可以固定逻辑芯片LC的程度之后，布线衬底20被传送 到加热炉(未示出），并且随后热固性树脂的其余部分可以被固化(完全地固化)。完成用于 完全地固化包含在粘合材料NCL1中的整个热固性树脂的完全固化过程花费一定时间。然 而，可以在加热炉中执行完全固化过程以便改善制造效率。
[0214] 〈第二粘合材料布置步骤〉
[0215] 接下来，在图13所示出的第二粘合材料布置步骤中，如图31所示，粘合材料NCL2 被布置在逻辑芯片LC (半导体芯片3)的背面3b处。图31示出图20所示出的半导体芯片 的背面处布置的粘合材料和它的周围的状态的放大平面图。图32示出沿着图31的线A-A 截取的放大截面图。
[0216] 如图6所示，在本实施例的半导体装置1中，堆叠的半导体芯片3之中的安装在最 下层级处(例如，在第一层级处）的逻辑芯片LC和安装在从底部起第二层级处的存储芯片 MCI通过面朝下安装方法(倒装芯片式接合)被安装。因此，如在上述第一粘合材料布置步骤 中描述的，上述预涂敷方法的使用是优选的，因为用于一个装置区域20a (参见图31和32) 的处理时间可以减少以便改善制造效率。
[0217] 如上所述在预涂敷方法中要使用的粘合材料NCL2由绝缘(非导电）材料(例如，树 脂材料）制成。粘合材料NCL2由将通过供应能量而固化(增大它的硬度）的树脂制成。在 该实施例中，粘合材料NCL2包括例如热固性树脂。粘合材料NCL2在被固化之前比图6所 示出的突出电极7b更软，并且通过压在逻辑芯片LC上而变形。
[0218] 粘合材料NCL2在被固化之前基于处理方面的差异可以被分类为两个类型，S卩，称 为NCP的浆料状的树脂(绝缘浆料）和先前被成型为膜形状并被称为NCF的膜状树脂(绝缘 膜)。在这个步骤中使用的粘合材料NCL2可以采用NCP或者NCF。在图31和32所示出的 示例中，从喷嘴33排出NCP (参见图32)，使得粘合材料NCL2被布置在逻辑芯片LC的背面 3b之上。
[0219] 预涂敷方法与在第一粘合材料布置步骤的描述中说明的后加料方法的共同之处 在于，从喷嘴33排出浆料状的粘合材料NCL2。在该实施例中，在如图4所示安装存储芯片 MCI之前，预先安装粘合材料NCL2。与使用毛细作用加料树脂的后加料方法相比，可以极大 地增大粘合材料NCL2的涂敷速率。
[0220] 如图31所示，在逻辑芯片LC的背面上形成的对准标记50c中的每个是在图13所 示出的第二标记检测步骤中要被检测的所关心的对象，并且粘合材料NCL2优选地被布置 为露出对准标记50c。当粘合材料NCL2由对于可见光透明的或者半透明的材料形成时，可 以检测甚至被粘合材料NCL2覆盖的对准标记50c的位置。从改善选择材料时的灵活性来 看，如图31所示，粘合材料NCL2优选地被布置为露出对准标记50c。与绝缘膜（NCF)相比， 绝缘浆料（NCP)可以减少布置的粘合材料的面积，因此使得易于露出对准标记50c。
[0221] 粘合材料NCL2具有在图13所示出的第二芯片安装步骤中将存储芯片MCI (参见 图4)接合和固定到逻辑芯片LC (参见图4)的功能。粘合材料NCL2还具有密封存储芯片 MCI和逻辑芯片LC之间的接合部分的功能。密封功能包括扩散和释放传递到存储芯片MCI 和逻辑芯片LC之间的接合部分的应力以便保护接合部分的应力释放功能。
[0222] 为了满足上述密封功能，粘合材料NCL2优选地被布置为围绕存储芯片MCI和逻辑 芯片LC之间的接合部分。为此，在安装至少存储芯片MCI时，图6所示出的外部端子7优 选地利用粘合材料NCL2密封。
[0223] 〈第二芯片提供步骤〉
[0224] 在图13所示出的第二芯片提供步骤中，提供图4所示出的具有存储芯片MC1、MC2、 MC3和MC4的层叠体MCS。在本实施例的修改示例中，存储芯片MCI、MC2、MC3和MC4依次被 堆叠在逻辑芯片LC之上。在稍后要描述的该实施例中，存储芯片MCI、MC2、MC3和MC4先 前被堆叠以便形成图34所示出的层叠体(存储芯片层叠体，半导体芯片层叠体）MCS。如稍 后将描述的，具有存储芯片MC1、MC2、MC3和MC4的层叠体MCS的形成可以在与用于除图13 所示出的第二芯片提供步骤以外的步骤的地点不同的地点中被与其它步骤独立地执行。例 如，层叠体MCS可以作为外购部件（purchased part)被提供。这样可以有利地简化图13所 示出的组装过程以便总体上改善制造效率。
[0225] 图33示出图4所示出的存储芯片的层叠体的组装过程的概要的示例性的说明图。 图34示出图33所示出的过程之后的存储芯片的层叠体的另一个组装过程的概要的示例性 的说明图。图33和34所示出的存储芯片MC1、MC2、MC3和MC4中的每一个的制造方法可以 通过采用参考图21和22描述的半导体芯片的制造方法而被执行，并且因此下面将省略其 描述。
[0226] 在组件基底提供步骤中，制备用于组装图34所示出的层叠体MCS的基底(组件基 底)34。基底34具有在其上堆叠存储芯片MC1、MC2、MC3和MC4的组件表面34a。组件表面 34a被设置有粘合材料层35。
[0227] 然后，在芯片堆叠步骤中，存储芯片MC1、MC2、MC3和MC4被堆叠在基底34的组件 表面34a之上。在图33所示出的示例中，存储芯片MC4、MC3、MC2和MCI被依次堆叠在基底 34的组件表面34a之上，使得要堆叠的每个半导体芯片的背面3b面对基底34的组件表面 34a。上半导体芯片3的背面电极3bp与下半导体芯片3的正面电极3ap例如经由外部端 子7 (焊料材料7a)连接。如图7所示，布置在最上层级处的存储芯片MCI的正面电极3ap 被设置有对准标记50d。
[0228] 然后，在图34所示出的层叠体密封步骤中，树脂(底层填料（underfi 11)树脂）被 供应到堆叠的半导体芯片3之间以便由此形成密封构件(用于芯片的层叠体的密封构件， 或者用于芯片的层叠体的树脂）6。密封构件6通过后加料方法来形成，其已经在上面在第 一粘合材料布置步骤的描述中被说明。具体地，在先前堆叠半导体芯片3之后，底层填料树 脂6a被从喷嘴36供应，并且填充在堆叠的半导体芯片3之间。底层填料树脂6a具有比在 图13所示出的密封步骤中使用的用于密封的树脂的粘度更低的粘度。底层填料树脂6a可 以通过毛细作用填充在半导体芯片3之间。其后，嵌入在半导体芯片3之间的底层填料树 脂6a被固化由此获得密封构件6。
[0229] 用于通过后加料方法形成密封构件6的方法在填充间隙方面与所谓的转印成型 (transfer mold)方法相比是优秀的，并且可以被有效地应用于其中在堆叠的半导体芯片3 之间的间隙窄的情况。如图34所示，当层状堆叠要用底层填料树脂6a填充的间隙时，底层 填料树脂6a可以一起一次填充全部间隙。这可以减少整个处理时间。
[0230] 然后，在组件基底去除步骤中，基底34和粘合材料层35被剥离并且从存储芯片 MC4的背面3b去除。可以例如通过使用包含固化在粘合材料层35中包含的树脂成分(例 如，紫外固化树脂)的方法，执行用于去除基底34和粘合材料层35的方法。通过上述步骤， 存储芯片MCI、MC2、MC3和MC4被堆叠，其中利用密封构件6密封在存储芯片MCI、MC2、MC3 和MC4之间的连接部分，其产生层叠体MCS。层叠体MCS可以被认为是具有其处形成有正面 电极3ap的一个正面3a (与存储芯片MCI的正面3a对应）以及与正面3a相对的另一背面 3b (与存储芯片MC4的背面3b对应）的一个存储芯片。
[0231] 〈第二芯片安装步骤〉
[0232] 接下来，在图13所示出的第二芯片安装步骤中，如图35和36所示，层叠体MCS被 安装在逻辑芯片LC的背面3b之上。图13所示出的第二芯片传送步骤、第二标记检测步骤 和第二对准步骤可以被认为是将层叠体MCS安装在逻辑芯片LC之上的步骤中包括的子步 骤。在该实施例中，下面描述第二芯片传送步骤、第二标记检测步骤和第二对准步骤作为第 二芯片安装步骤中包括的子步骤。
[0233] 图35示出安装在图31所示出的逻辑芯片的背面之上的层叠体的状态的放大平面 图。图36示出沿着图35的线A-A截取的放大截面图。图37示出图13所示出的第二芯片 传送步骤的主要部分的示例性的说明图。图38示出图13所示出的第二标记检测步骤的主 要部分的示例性的说明图。图39示出图13所示出的第二对准步骤的主要部分的示例性的 说明图。图40示出在图39所示出的第二对准步骤之后移动到布线衬底的逻辑芯片的状态 的示例性的说明图。图41示出在去除图40所示出的保持夹具之后压在半导体芯片的背面 上的加热夹具的状态的说明图。
[0234] 在该步骤中，如图36所示，通过所谓的面朝下安装方法(倒装芯片式接合）安装层 叠体MCS，使得层叠体MCS的正面3a(存储芯片MCI的正面3a)面对逻辑芯片LC的背面3b。 在该步骤中，存储芯片MC1、MC2、MC3和MC4与逻辑芯片LC电气连接。具体地，如图6所示， 在层叠体MCS (存储芯片MCI)的正面3a上形成的正面电极3ap经由外部端子7 (图6所示 出的焊料材料7a)而与在逻辑芯片LC的背面3b上形成的背面电极3bp电气连接。下面将 参考图37-41描述这个步骤的详细流程。
[0235] 如图37所示，第二芯片安装步骤包括将层叠体MCS (半导体芯片3)布置在布线衬 底20的芯片安装区域2p2之上的第二芯片传送步骤。层叠体MCS在背面3b侧正由保持夹 具(套爪)30保持的同时被传送到芯片安装区域2p2之上，并且布置在芯片安装区域2p2(或 粘合材料NCL2)之上，使得位于元件形成表面侧的正面3a面对布线衬底20的上表面2a。 保持夹具30具有用于抽吸和保持层叠体MCS的背面3b的保持表面30a。层叠体MCS在正 被保持表面30a保持的同时被传送。芯片安装区域2p2是其中在该步骤中要安装层叠体 MCS的区域，并且不一定包括实际上可见的边界线，像上面描述的第一芯片安装步骤中的芯 片安装区域2P1-样。
[0236] 每个外部端子7被形成在层叠体MCS的正面3a侧上。在图37所示出的示例中， 接合到正面的焊料材料7a用作外部端子7。像图25所示出的逻辑芯片LC 一样，本实施例 可以被应用于其中突出电极7b被形成为它的顶端设置有焊料材料7a的修改示例。
[0237] 在图37所示出的示例中，没有接合材料(诸如焊料材料)被形成在形成在逻辑芯片 LC的背面3b之上的背面电极3bp的上表面之上。在与图37对应的实施例的修改示例中， 焊料材料(未示出）可以被形成在背面电极3bp之上。当在上述第一芯片安装步骤之前形 成覆盖背面电极3bp的焊料材料时，通过利用图30所示出的加热夹具31加热来融化焊料， 并且在那时融化的焊料可能附接于树脂膜32。当在逻辑芯片LC的背面电极3bp上形成焊 料材料时，在第一芯片安装步骤之后并且在第一粘合材料布置步骤之前优选地施加焊料材 料。
[0238] 由于在图13所示出的第二对准步骤中，在该实施例中利用更高精度将层叠体MCS 与布线衬底20对准，因此第二芯片传送步骤中的传送位置的精度可以较低。为了改善第二 对准步骤中的位置精度，第二对准步骤中的移动距离可以优选地较小。因此，例如，在第二 芯片传送步骤中，层叠体MCS优选地利用将层叠体MCS布置在芯片安装区域2p2之上的精 度被布置在布线衬底20的上表面2a之上。
[0239] 然后，如图38所示，第二芯片安装步骤包括检测（识别）在逻辑芯片LC的背面3b 处的对准标记50c和层叠体MCS的另一个对准标记50b的第二标记检测步骤。
[0240] 如图38所示，在第二标记检测步骤中，在层叠体MCS被布置在布线衬底20之上 的同时，照相机60位于布线衬底20和层叠体MCS之间，由此检测（识另ij)逻辑芯片LC的对 准标记50c和层叠体MCS的对准标记50d。照相机60、与照相机60连接的控制器61和驱 动装置(未示出）基本上与第一标记检测步骤中的那些相同，并且下面将省略它的冗余的描 述。这个步骤通过使用照相机60检测至少一个或更多个对准标记50c以及至少一个或更 多个对准标记50d。
[0241] 如图35所示，对准标记50a被布置在装置区域20a的周边处，使得对准标记50a 变得可看到。布线衬底20的对准标记50a被用来在没有在逻辑芯片LC的背面3b处形成 任何对准标记50c的情况下执行对准。
[0242] 在第一芯片安装步骤中，即使在利用高精度执行对准时，背面电极3bp的位置（图 23所示出的XY平面中的坐标）或者角度（图23所示出的方向Θ上的角度）可能变得未对 准。例如，在第一对准步骤之后，在将逻辑芯片LC朝向布线衬底20移动的步骤中，或者在 从图29所示出的保持夹具30切换到图30所示出的加热夹具31时，可能导致未对准。
[0243] 因此，当在该步骤中布线衬底20的对准标记50a被用来对准层叠体MCS时，层叠 体MCS的外部端子7和逻辑芯片LC的背面电极3bp之间的未对准的量是在布线衬底20和 逻辑芯片LC之间的未对准的量与在布线衬底20和层叠体MCS之间的未对准的量的和。也 就是说，在层叠体MCS的外部端子7和逻辑芯片LC的背面电极3bp之间的未对准的量大于 在各个半导体芯片3之间的未对准的量。
[0244] 在该实施例中，如上所述，对准标记50c被形成在逻辑芯片LC的背面3b上，并且 随后用于将层叠体MCS和逻辑芯片LC与衬底对准。也就是说，在层叠体MCS的外部端子7 和逻辑LC的背面电极3bp之间的未对准的量在层叠体MCS和逻辑芯片LC之间的未对准的 规定范围之内。
[0245] 如在上述第一标记检测过程的描述中说明的，用于限定对准标记50c和逻辑芯片 LC的背面电极3bp之间的位置关系的位置数据或者在对准标记50d和层叠体MCS的正面电 极3ap之间的位置关系被输入到控制器61。因此，控制器61可以计算逻辑芯片LC的背面 电极3bp和层叠体MCS的正面电极3ap的位置。
[0246] 在图38所示出的示例中，对准标记50c被形成在逻辑芯片LC之上，并且对准标记 50d被形成在层叠体MCS的正面3a侧之上。对准标记50被形成在逻辑芯片LC的背面3b 上和在层叠体MCS的正面3a处，并且随后分别检测对准标记50的位置，由此除了图23所 示出的XY平面中的坐标数据之外还可以获得指示坐标轴的倾斜度的方向Θ上的数据。可 以通过使用关于对准标记50的方向Θ和坐标的数据精确地计算逻辑芯片LC的背面电极 3bp (参见图10)的位置或者层叠体MCS的正面电极3ap (参见图7)的位置。
[0247] 如图10所示，对准标记50c被布置在相对的角落处使得标记位于在平面图中形成 四边形形状的背面3b的一个对角线上。如图7所示，对准标记50d被布置在相对的角落处 使得标记位于在平面图中形成四边形形状的正面3a的一个对角线上。对准标记50以这种 方式被布置在相对的角落处，其可以改善关于方向Θ的数据的精度。这可以改善计算背面 电极3bp (参见图10)的位置或者正面电极3ap (参见图7)的位置的计算的精度。
[0248] 在该实施例中，如图7所示，存储芯片MC1、MC2、MC3和MC4中的每一个的正面电极 3ap -起被布置在正面3a的中心。从确保用于正面电极3ap的布置空间的观点来看，如图 7所示，对准标记50d优选地被布置在正面电极3ap外部(在正面电极3ap的周边处)。
[0249] 如图6所示，逻辑芯片LC的背面电极3bp被布置为面对存储芯片MCI的正面电极 3ap。如图10所示，逻辑芯片LC的背面电极3bp -起被布置在逻辑芯片LC的背面3b的中 心。为了确保用于逻辑芯片LC的背面电极3bp的布置空间，对准标记50c被优选地布置在 背面电极3bp外(在背面电极3bp的周边处)。
[0250] 如上面描述的图7所示，在存储芯片MC1、MC2、MC3和MC4中的每一个中，用于四个 通道的存储区域MR被布置为包围其中布置该组正面电极的区域（中心部分)。这个布置可 以使从各个存储区域MR到正面电极3ap的距离相等。以这种方式，从使从各个存储区域MR 至IJ正面电极3ap的距离相等的观点来看，对准标记50d不应该被布置在存储区域MR和每个 正面电极3ap之间。因此，如图7所示，对准标记50d中的每一个优选地被布置在存储芯片 MCI的正面3a处的存储区域MR外部(在存储区域MR的周边处)。
[0251] 存储芯片MCI、MC2、MC3和MC4中的每一个的存储容量与存储区域MR的面积成比 例增大。如上所述，对准标记50d被布置在存储区域MR外部(在存储区域MR的周边处)，使 得每个对准标记50d被布置在正面3a的周边处。结果，在对准标记50d之间的距离可以被 增大，由此改善如上所述的方向Θ上的对准精度。
[0252] 对准标记50d优选地被布置在相对的角落处，以便改善如上所述的方向Θ上的对 准精度。
[0253] 如图27所示，优选地从形成在层叠体MCS的最上的表面上的绝缘膜(保护膜，钝化 膜)3p露出形成在层叠体MCS的正面3a中的对准标记50d。在图27所示出的示例中，在层 叠体MCS的最上的表面上形成的绝缘膜(保护膜，钝化膜）3p中形成开口 3ps。在开口 3ps 处从绝缘膜3p露出每个对准标记50d。
[0254] 如图38所示在没有形成覆盖背面3b的绝缘膜或者保护膜的情况下在逻辑芯片LC 的背面3b上形成对准标记50c。因此，在第二粘合材料布置步骤中，粘合材料NCL2可以被 布置为避开对准标记50c以便容易地露出对准标记50c。
[0255] 然后，如图39所示，第二芯片安装步骤包括将逻辑芯片LC与层叠体MCS对准的第 二对准步骤。如图39所示，在第二对准步骤中，沿着布线衬底20的上表面2a移动在层叠 体MCS和逻辑芯片LC (换句话说，布线衬底20)之间的相对位置，使得逻辑芯片LC的背面 电极3b面对在层叠体MCS的正面3a上形成的外部端子7。
[0256] 如上所述，在该实施例中，可以利用高精度计算逻辑芯片LC的背面电极3bp的位 置和层叠体MCS的正面电极3ap的位置。基于计算数据，可以移动在层叠体MCS和逻辑芯 片LC之间的相对位置以便利用高精度执行对准。
[0257] 在图39所示出的示例中，用于移动逻辑芯片LC和层叠体MCS之间的相对位置的 方法包含如图39的箭头所指示地沿着布线衬底20的上表面2a移动保持层叠体MCS的保 持夹具30。可以通过移动层叠体MCS和逻辑芯片LC中的一个或者两个来移动逻辑芯片LC 的层叠体MCS之间的相对关系。
[0258] 然后，如图40所示，朝向逻辑芯片LC移动层叠体MCS。在上述第二对准步骤中，利 用高精度对准层叠体MCS和逻辑芯片LC之间的相对位置。因此，在层叠体MCS的正面3a 上形成的外部端子7和逻辑芯片LC的背面电极3bp可以通过朝向逻辑芯片LC线性地移动 层叠体MCS被保持为彼此面对和相对。
[0259] 然后，如图41所示，通过将加热夹具31压到层叠体MCS的背面3b而把层叠体MCS 压在逻辑芯片LC上。在这时候，粘合材料NCL2在被固化之前是软的。在通过加热夹具31 推动层叠体MCS时，层叠体MCS接近逻辑芯片IX。当层叠体MCS接近逻辑芯片LC时，在层 叠体MCS的正面3a上形成的外部端子7中的每一个的顶端（具体地，焊料材料7a)与背面 电极3bp的接合区域(具体地，焊料材料7a)接触。
[0260] 沿着逻辑芯片LC的背面3b展开施加在层叠体MCS和逻辑芯片LC之间的粘合材 料NCL2。在图41所示出的示例中，粘合材料NCL2的周边不到达逻辑芯片LC的背面3b的 周边。在修改示例中，粘合材料NCL2可以被展开在逻辑芯片LC的周边之上以便覆盖逻辑 芯片LC的侧面或者粘合材料NCL1的侧面。在该情况下，逻辑芯片LC的背面3b的对准标 记50c被粘合材料NCL2覆盖。然而，已经了检测对准标记50c的位置，这不产生任何问题。 在粘合材料NCL2和半导体芯片3之间的接触面积可以被扩展以便改善在粘合材料NCL2和 半导体芯片3 (层叠体MCS和逻辑芯片LC)之间的接合强度。
[0261] 在该实施例中，对准标记50和背面电极3bp没有被形成在层叠体MCS的背面3b 上。因此，可以省略图41所示出的树脂膜32。树脂膜32的提供可以分散在利用加热夹具 31按压膜中由层叠体MCS接收的力。此外，树脂膜32的提供可以在与第一芯片安装步骤相 同的机构中执行第二芯片安装步骤，其可以简化制造过程。在第二芯片安装步骤中，树脂膜 32优选地插入在层叠体MCS和加热夹具31之间。
[0262] 然后，如图41所示，在将层叠体MCS压在加热夹具31上的同时通过加热夹具(热 源)31加热粘合材料NSL2和层叠体MCS。在外部端子侧的焊料材料7a在要与逻辑芯片LC 的背面电极3bp接合的层叠体MCS和逻辑芯片LC之间的接合部分处被融化。也就是说，通 过加热夹具(热源)31加热层叠体MCS，使得层叠体MCS的正面电极3ap经由焊料材料7a而 与逻辑芯片LC的背面电极3bp电气连接。
[0263] 粘合材料NCL2被加热以便被固化。像描述的第一芯片安装步骤一样，在另一实施 例中，粘合材料NCL1不一定通过来自加热夹具(热源)31的热量被完全地固化，并且包含在 粘合材料NCL1中的热固性树脂的一部分被固化(半固化）到使得可以固定层叠体MCS的程 度。然后，逻辑芯片LC被传递到加热炉(未示出），并且热固性树脂的其余部分被固化(完全 地固化)。完成完全地固化包含在粘合材料NCL1中的热固性树脂成分的完全固化过程花费 时间，但是在加热炉中执行完全固化过程，其可以改善制造效率。
[0264] 〈密封步骤〉
[0265] 然后，在图13所示出的密封步骤中，如图42所示，利用树脂密封布线衬底20的上 表面2a、逻辑芯片LC和具有存储芯片MCI、MC2、MC3和MC4的层叠体MCS，由此形成密封构 件4。图42示出利用形成在图36所示出的布线衬底之上的密封构件密封的堆叠半导体芯 片的状态的放大截面图。图43示出图42所示出的密封构件的整个结构的平面图。
[0266] 在该实施例中，如图43所示，密封构件4被形成为一次密封装置区域20a。密封构 件4的形成被称为"块料成型（block molding)"方法。通过块料成型方法制造的半导体封 装体被称为"多阵列封装(MAP)半导体装置"。在块料成型方法中，可以减少相邻的装置区 域20a之间的距离，使得增大单块的布线衬底20的有效面积。换句话说，增大可以从一个 布线衬底20中获得的产品的数量。以这种方式，增大一个布线衬底20的有效面积，其可以 使得制造过程更有效。
[0267] 在该实施例中，通过所谓的转印成型方法来形成密封构件4,该转印成型方法包含 压合在压模(molding die)(未示出）中加热和软化的树脂，在其中使树脂成型并且热固化 该树脂。与通过固化液态树脂产生的构件相比，通过转印成型方法形成的密封构件4具有 高耐久性，例如，像图42所示出的密封层叠体MCS的密封构件6 -样。密封构件4适合作 为保护性的构件。填料粒子(诸如硅石(二氧化硅；Si02)粒子）被混合到热固性树脂中，其 可以改善密封构件4的功能(例如，抗翘曲性)。
[0268] 在该实施例中，堆叠的半导体芯片3之间的接合部分（电连接部分）由粘合材料 NCL1、NCL2和密封构件6密封。在可以应用本实施例的修改示例中，没有形成密封构件4。 在该情况下，能够省略完全密封步骤。
[0269] 〈植球（Ball Mounting)步骤〉
[0270] 然后，在图13所示出的植球步骤中，如图44所示，用作外部端子的焊球5被接合 到在布线衬底20的下表面2b上形成的连接盘2g。图44示出接合到图37所示出的布线衬 底的连接盘的焊球的状态的放大截面图。
[0271] 在该步骤中，如图44所示，在将布线衬底20颠倒之后，焊球5被布置在布线衬底 20的下表面2b处露出的各个连接盘2g之上，并且随后被加热，使得焊球5被接合到连接 盘2g。在该步骤中，焊球5经由布线衬底20被电气耦接到半导体芯片3 (逻辑芯片IX，和 存储芯片MCI、MC2、MC3和MC4)。在该实施例中描述的技术不限于具有焊球5以阵列形式 与其接合的所谓的球栅阵列（BGA)半导体装置的应用。例如，本实施例的修改示例可以被 应用于所谓的连接盘网格阵列（LGA)半导体装置，其在不形成焊球5而露出连接盘2g的情 况下或者在具有比附着于连接盘2g的焊球5更薄的焊膏的情况下被发货（ship)。LGA半 导体装置可以省略植球步骤。
[0272] 〈单片化步骤〉
[0273] 然后，在图13所示出的单片化步骤中，如图45所示，布线衬底20被分割成每个装 置区域20a。图45示出图44所示出的单片化的多块布线衬底的截面图。
[0274] 在该步骤中，如图45所示，沿着划片线(划片区域)20c切割布线衬底20和密封构 件4以便获得单片化的半导体装置1 (参见图4)。在实施例中，切割方法没有被具体地限 制，但是在图45所示出的示例中，使用划片刀片（旋转刀片）40从布线衬底20的下表面2b 切割接合和固定到带材料(划片带）41的布线衬底20和密封构件4。在该实施例中描述的 技术不仅被应用于使用布线衬底20作为具有装置区域20a的多块衬底的情况，而且应用于 例如具有半导体芯片3堆叠在与仅仅一个半导体装置对应的布线衬底2 (参见图4)之上的 半导体装置。在该情况下，能够省略单片化步骤。
[0275] 在整个上述步骤期间，可以获得参考图1-11描述的半导体装置1。其后，对每个半 导体装置执行需要的检查和测试，诸如外观检查或者电气测试。然后，半导体装置被发货， 或者安装在安装衬底(未示出）上。
[0276] 〈对准标记的形状〉
[0277] 然后，稍后将描述平面图中的对准标记的形状的优选的实施例。图46示出图3、7、 9和10所示出的对准标记的放大平面图。图47-49是与图46对应的修改示例的放大平面 图。
[0278] 图46所示出的对准标记50在平面图中形成多边形形状（图46所示出的L状形 状)。多边形的形状具有相对于多边形形状的外接圆51的中心不对称的形状。因此，对准 标记50的平面形状被设定为不对称的形状，使得平面图中的不仅对准标记50的位置而且 对准标记50的倾斜可以被检测。
[0279] 因此，例如，即使在独立地形成对准标记50a、50b、50c和50d时，可以指定对准标 记50的X和Y坐标以及方向Θ的位置。
[0280] 当在相同的平面中布置两个或更多个不对称的对准标记50时，可以检测图46所 示出的方向上的芯片的位置被移位180度。例如，图7所示出的对准标记50d和图9所示 出的对准标记50b被设定为图46所示出的不对称的形状，其可以防止或者抑制在第一芯片 安装步骤和第二芯片安装步骤中的不适当的安装，包括半导体芯片3的安装方向移位180 度。
[0281] 像图47所示出的对准标记52 -样，在平面图中具有圆形形状的对准标记可以改 善加工精度，因为与图46所示出的多边形的形状相比圆形形状可以容易地被加工。甚至圆 形的对准标记52的一部分几乎不会破损（break)，其可以改善检测精度。
[0282] 因此，例如，对准标记50a、50b、50c和50d中的至少一个采用圆形的对准标记52， 其可以改善其中布置对准标记52的位置的位置检测精度。对准标记50a、50b、50c和50d 可以被形成为圆形形状，像对准标记52 -样。
[0283] 在该实施例中，如图6所示，逻辑芯片LC的背面电极3bp只要确保面对存储芯片 MCI的正面电极3ap。因此，可以在可以确保要求的对准精度的范围内应用各种修改示例。 例如，如图48所示，可以应用在平面图中具有四边形形状的对准标记53。例如，如图49所 示，可以应用在平面图中具有X状形状的对准标记54。如上所述，可以应用对准标记50、52、 53和54的组合。
[0284] (修改示例）
[0285] 已经基于实施例具体地描述了由发明人做出的本发明。然而，本发明不限于上述 实施例，并且在不脱离本发明的范围的情况下可以进行各种修改和改变。
[0286] 〈修改示例1>
[0287] 例如，在上述实施例中，用于使用对准标记50的检测结果堆叠半导体芯片3的技 术被应用在第一芯片安装步骤和第二芯片安装步骤中。该技术可以应用于组装层叠体MCS 的步骤，即，第二芯片提供步骤。图50示出与图8对应的修改示例的平面图。
[0288] 当在第二芯片制备步骤中应用用于使用对准标记50的检测结果堆叠半导体芯片 3的技术时，如图7所示，对准标记50d被形成在形成层叠体MCS (参见图4)的存储芯片 MCI、MC2、MC3和MC4的各个表面3a之上。如图50所示，对准标记50e被形成在存储芯片 MC1、MC2和MC3中的每一个的背面3b之上。
[0289] 在本修改示例中，在堆叠存储芯片MC1、MC2、MC3和MC4中，存储芯片的对准精度可 以被改善以便由此改善存储芯片MCI、MC2、MC3和MC4的电连接可靠性。
[0290] 〈第二修改示例〉
[0291] 上述实施例已经描述了安装在较上层级处的层叠体MCS的平面尺寸大于安装在 较下层级处的逻辑芯片LC的平面尺寸。然而，像图51所示出的半导体装置la-样，作为 第二修改示例，本发明可以被应用于其中层叠体MCS的平面尺寸小于安装在更下层级处的 逻辑芯片LC的平面尺寸的情况。图51示出与图3对应的修改示例的透视平面图。
[0292] 〈第三修改示例〉
[0293] 上述实施例已经描述了由逻辑芯片LC以及存储芯片MCI、MC2、MC3和MC4组成的 SiP半导体装置1作为要堆叠(使用）的半导体芯片3的示例。然而，作为第三示例，本发明 还可以被应用于除存储芯片和逻辑芯片的组合以外的任何组合，只要堆叠的芯片3彼此电 气连接即可。
[0294] 〈第四修改示例〉
[0295] 在该实施例中，如图6所示，背面电极3bp被布置在与逻辑芯片LC的正面电极3ap 相对的侧上。背面电极3bp经由贯穿电极3tsv而与正面电极3ap电气连接。然而，作为第 四修改示例，本发明还可以被应用于包括在下半导体芯片3处形成的背面电极3bp以及在 经由外部端子7而与背面电极3bp电气连接的上半导体芯片3处形成的正面电极3ap的半 导体装置。
[0296] 〈第五修改示例〉
[0297] 可以在不背离实施例中描述的技术想法的范围的情况下应用修改示例的组合。
【权利要求】
1. 一种制造半导体装置的方法，包括以下步骤： (a) 提供布线衬底，该布线衬底包括第一表面、在第一表面上形成的多个接合引线、在 第一表面上形成的第一对准标记、与第一表面相对的第二表面、以及在第二表面上形成并 且分别与接合引线电气连接的多个连接盘； (b) 在步骤（a)之后，在布线衬底的第一表面之上布置第一半导体芯片，使得第一半导 体芯片的第一主表面面对布线衬底的第一表面，第一半导体芯片包括第一主表面、在第一 主表面上形成的第一半导体元件、在第一主表面上形成并且与第一半导体元件电气连接的 多个第一主表面侧焊盘、在第一主表面侧处形成的第二对准标记、分别在第一主表面侧焊 盘处形成的多个第一外部端子、与第一主表面相对的第一背面、在第一背面上形成并且与 第一主表面侧焊盘电气连接的多个第一背面侧焊盘、以及在第一背面上形成的第三对准标 记； (c) 在步骤（b)之后，在第一半导体芯片被布置在布线衬底之上时，在布线衬底和第一 半导体芯片之间布置标记位置检测器，并且检测布线衬底的第一对准标记和第一半导体芯 片的第二对准标记，并且由此将布线衬底与第一半导体芯片对准； (d) 在步骤（c)之后，将第一半导体芯片安装在布线衬底的第一表面之上，并且将第一 外部端子分别与接合引线电气连接； (e) 在步骤（d)之后，将第二半导体芯片布置在第一半导体芯片的第一背面之上，第二 半导体芯片包括第二主表面、在第二主表面上形成的第二半导体元件、在第二主表面上形 成并且与第二半导体元件电气连接的多个第二主表面侧焊盘、在第二主表面侧形成的第四 对准标记、在第二主表面侧焊盘处分别形成的多个第二外部端子、以及与第二主表面相对 的第二背面； (f) 在步骤（e)之后，在第二半导体芯片被布置在第一半导体芯片之上时，在第二半导 体芯片和第一半导体芯片之间布置标记位置检测器，并且检测第一半导体芯片的第三对准 标记和第二半导体芯片的第四对准标记，并且由此将第一半导体芯片与第二半导体芯片对 准；以及 (g) 在步骤（c)之后，将第二半导体芯片安装在第一半导体芯片之上，并且将第二外部 端子分别与第一背面侧焊盘电气连接。
2. 根据权利要求1所述的制造半导体装置的方法，其中在步骤（f)中，在第一半导体芯 片的第一背面上形成的第三对准标记以及在第二半导体芯片的第二主表面侧形成的第四 对准标记被检测。
3. 根据权利要求2所述的制造半导体装置的方法，其中第二半导体芯片的平面尺寸大 于第一半导体芯片的平面尺寸。
4. 根据权利要求3所述的制造半导体装置的方法， 其中第一半导体芯片的第三对准标记被布置在第一背面的周边处，以及 其中第二半导体芯片的第四对准标记被布置在第二主表面的周边处。
5. 根据权利要求4所述的制造半导体装置的方法， 其中第一半导体芯片的第三对准标记被布置在第一背面的第一角落和在与第一角落 相对位置的第二角落处，第一背面在平面图中具有四边形形状，以及 其中第二半导体芯片的第四对准标记被布置在第二主表面的第三角落和在与第三角 落相对位置的第四角落处，第二主表面在平面图中具有四边形形状。
6. 根据权利要求5所述的制造半导体装置的方法， 其中第二半导体芯片被设置有第一电路，以及 其中第一半导体芯片被设置有用于控制第一电路的驱动的控制电路。
7. 根据权利要求1所述的制造半导体装置的方法， 其中第二半导体芯片被设置有主存储电路，以及 其中第一半导体芯片被设置有用于控制主存储电路的驱动的控制电路、以及用于对关 于从第二半导体芯片或外部装置输入和向第二半导体芯片或外部装置输出的信号的数据 执行运算处理的运算处理电路。
8. 根据权利要求7所述的制造半导体装置的方法， 其中第一半导体芯片的第三对准标记相对于第一背面侧焊盘被布置在第一背面的周 边处，以及 其中第二半导体芯片的第四对准标记相对于第二主表面侧焊盘被布置在第二主表面 的周边处。
9. 根据权利要求7所述的制造半导体装置的方法， 其中第二半导体芯片的第二主表面被设置有其中形成有主存储电路的多个电路区域， 以及 其中第二半导体芯片的第四对准标记相对于电路区域被布置在第二主表面的周边处。
10. 根据权利要求1所述的制造半导体装置的方法，其中第一半导体芯片包括多个贯 穿电极，所述多个贯穿电极从第一主表面和第一背面中的一个贯穿到另一个并且将第一主 表面侧焊盘与第一背面侧焊盘电气连接。
11. 根据权利要求2所述的制造半导体装置的方法，其中第二对准标记和第四对准标 记中的每一个在平面图中具有多边形形状，并且相对于所述多边形形状的外接圆的中心不 对称。
12. 根据权利要求1所述的制造半导体装置的方法，其中第一对准标记、第二对准标 记、第三对准标记和第四对准标记中的每一个在平面图中具有多边形形状，并且相对于所 述多边形形状的外接圆的中心不对称。
13. 根据权利要求2所述的制造半导体装置的方法，其中第一对准标记、第二对准标 记、第三对准标记和第四对准标记中的每一个在平面图中具有圆形形状。
14. 一种半导体装置，包括： 布线衬底，包括第一表面、在第一表面上形成的多个接合引线、在第一表面上形成的第 一对准标记、与第一表面相对的第二表面、以及在第二表面上形成并且分别与接合引线电 气连接的多个连接盘； 第一半导体芯片，包括第一主表面、在第一主表面上形成的第一半导体兀件、在第一主 表面上形成并且与第一半导体元件电气连接的多个第一主表面侧焊盘、在第一主表面侧形 成的第二对准标记、分别在第一主表面侧焊盘处形成并且与接合引线电气连接的多个第一 外部端子、与第一主表面相对的第一背面、在第一背面上形成并且与第一主表面侧焊盘电 气耦接的多个第一背面侧焊盘、以及在第一背面处形成的第三对准标记，所述第一半导体 芯片被安装在布线衬底的第一表面之上，使得第一主表面面对布线衬底的第一表面；以及 布置在第一半导体芯片的第一背面之上的第二半导体芯片，所述第二半导体芯片包括 第二主表面、在第二主表面上形成的第二半导体元件、在第二主表面上形成并且与第二半 导体元件电气连接的多个第二主表面侧焊盘、在第二主表面侧形成的第四对准标记、分别 在第二主表面侧焊盘处形成并且与第一背面侧焊盘电气连接的多个第二外部端子、以及与 第二主表面相对的第二背面。
15. 根据权利要求14所述的半导体装置， 其中第一半导体芯片的第一背面被设置有第三对准标记，以及 其中第二半导体芯片的第二主表面被设置有第四对准标记。
16. 根据权利要求15所述的半导体装置，其中第二半导体芯片的平面尺寸大于第一半 导体芯片的平面尺寸。
17. 根据权利要求16所述的半导体装置， 其中第二半导体芯片被设置有主存储电路，以及 其中第一半导体芯片被设置有用于控制主存储电路的驱动的控制电路、以及用于对关 于从第二半导体芯片或外部装置输入和向第二半导体芯片或外部装置输出的信号的数据 执行运算处理的运算处理电路。
18. 根据权利要求17所述的半导体装置， 其中第一半导体芯片的第三对准标记相对于第一背面侧焊盘被布置在第一背面的周 边处，以及 其中第二半导体芯片的第四对准标记相对于第二主表面侧焊盘被布置在第二主表面 的周边处。
19. 根据权利要求17所述的半导体装置， 其中第二半导体芯片的第二主表面被设置有其中形成有主存储电路的电路区域， 其中第二半导体芯片的第四对准标记相对于电路区域被布置在第二主表面的周边处。
20. 根据权利要求15所述的半导体装置，其中第二对准标记和第四对准标记在平面图 中具有多边形形状，并且相对于所述多边形形状的外接圆的中心不对称。
【文档编号】H01L21/50GK104064479SQ201410106344
【公开日】2014年9月24日 申请日期:2014年3月21日 优先权日:2013年3月22日
【发明者】木下順弘 申请人:瑞萨电子株式会社