一种新的芯片测试结构的制作方法
【专利摘要】本发明公开了一种晶圆可接受性测试的方法，述方法包括：在所述第一梳状金属线上施加高电压，同时在所述第二梳状金属线上施加中电压，并保持全部的所述多晶硅接地；若测得所述多晶硅的电流超出规格，则表明是所述接触孔和所述多晶硅之间存在泄漏；若测得所述多晶硅的电流未超出规格，则表明是金属线间失效或者是层间介电质孔洞失效；通过本发明的使用，可以在帮助生产线在第一时间发现层间介电质孔洞、接触孔和多晶硅之间的孔洞等工艺缺陷，及时做出调整；并且由于本发明可同时监控多个工艺问题，大大减小了测试结构面积，降低了包含测试在内的生产成本。
【专利说明】一种新的芯片测试结构
【技术领域】
[0001]本发明涉及一种测试结构，尤其涉及一种新的芯片测试结构。
【背景技术】
[0002]在半导体芯片制造工艺中，存在各种各样的工艺问题，会造成各种芯片失效；为了及时发现这些失效，以便生产线能够第一时间做出改进，各种各样的晶圆接受度测试结构被设计和测试；比如测试邻近金属线间绝缘性的金属线梳状结构；半导体芯片的层间介质隔离制造工艺中，可能由于沉积条件不佳造成层间介质隔离氮化硅层出现拐角处的孔洞，也有可能由于填充能力不佳造成层间介质隔离氧化硅在中间出现孔洞，从而造成后续二极管工艺完成后相邻的二极管短路在一起；还有就是二极管和衬垫之间的漏电失效，或者是常见的金属线之间的漏电失效；但是目前并没有一个测试结构能同时测试这些项目。
[0003]中国专利(CN103413771A)公开一种晶圆可接受测试机台的派工方法，包括如下步骤:步骤1.设定派工规则；步骤2.对在在线监控测试区域的产品归类排序、检查计算，由派工系统派工，得到初级产品；步骤3.由传送系统将初级产品传送至最终出货测试区域，二次归类排序、二次检查计算，由派工系统二次派工。本发明设定派工规则，分别定义各类别产品在Inline WAT区域和Final WAT区域的排序，并按照派工规则对WAT机台派工，通过检查计算，每次安排一批产品进行测试，及时高效地完成WAT区域的测试过程；实现了WAT机台无人操作的自动化派工生产，最大限度的发挥了 WAT区域的WAT机台的产能。
[0004]中国专利(CN102339816A)公开了一种晶圆测试键结构及晶圆测试方法。根据本发明的晶圆测试键结构包括多个测试键，所述多个测试键排成一行，并且所述多个测试键在排列方向上具有不均匀的宽度。所述多个测试键被分为第一组和第二组，所述第一组的测试键与所述第二组的测试键间隔布置，并且所述第一组的测试键在排列方向上的宽度相同，并且所述第二组的测试键在排列方向上的宽度相同。通过采用所述结构，使得根据本发明的晶圆测试键结构可通用于晶圆可接受性测试以及晶圆射频测试。
【发明内容】
[0005]有鉴于此，本发明提出一种新的芯片测试结构，以解决上述层间介质隔离氮化硅层出现拐角处的孔洞，层间介质隔离氧化硅在中间出现孔洞，二极管短路在一起，二极管和衬垫之间的漏电失效，或者是常见的金属线之间的漏电失效的问题。
[0006]为达到上述目的，本发明的技术方案是这样实现的:
[0007]一种芯片测试结构，其中，包括梳状金属线、条状金属线、若干条互相之间平行排列的有源区、若干条互相之间平行排列的多晶硅和若干接触孔；
[0008]若干所述多晶硅位于若干所述有源区的上层，且若干所述有源区与若干所述多晶娃在水平面内的投影互相垂直；
[0009]所述梳状金属线位于所述多晶硅的上部，若干所述有源区通过若干所述接触孔连接于所述梳状金属线；
[0010]所述条状金属线位于若干所述多晶硅的上部，若干所述多晶硅通过若干所述接触孔连接于所述条状金属线。
[0011]上述新的芯片测试结构，其中，所述梳状金属线包括第一梳状金属线和第二梳状金属线。
[0012]上述新的芯片测试结构，其中，若干所述有源区包括若干第一有源区和若干第二有源区。
[0013]上述新的芯片测试结构，其中，所述若干第一有源区通过若干所述接触孔与所述第一梳状金属线连接。
[0014]上述新的芯片测试结构，其中，所述若干第二有源区通过若干所述接触孔与所述第二梳状金属线连接。
[0015]一种晶圆可接受性测试的方法，其中，采用如权利要求2-5中任意一项所述的测试结构，所述方法包括:
[0016]在所述第一梳状金属线上施加高电压，同时在所述第二梳状金属线上施加中电压，并保持全部的所述多晶硅接地；
[0017]若测得所述梳状金属线上电流超出规格，并且多晶硅的电流也超出规格，则表明是所述接触孔和所述多晶硅之间存在泄漏；
[0018]若测得所述梳状金属线上电流超出规格，但多晶硅的电流未超出规格，则表明是金属线间失效或者是层间介电质孔洞失效。
[0019]本发明由于采用了上述技术，产生的积极效果是:
[0020]通过本发明的使用，可以在帮助生产线在第一时间发现层间介电质孔洞、接触孔和多晶硅之间的孔洞等工艺缺陷，及时做出调整；并且由于本发明可同时监控多个工艺问题，大大减小了测试结构面积，降低了包含测试在内的生产成本。
【专利附图】
【附图说明】
[0021]构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中:
[0022]图1为本发明的一种新的芯片测试结构的结构示意图；
[0023]图2为本发明的一种新的芯片测试结构中出现问题的结构示意图。
【具体实施方式】
[0024]下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
[0025]实施例:
[0026]请结合图1所示，本发明的一种芯片测试结构，包括梳状金属线、条状金属线7、若干条互相之间平行排列的有源区、若干条互相之间平行排列的多晶硅6和若干接触孔I ;
[0027]若干多晶硅6位于若干有源区的上层，且若干有源区与若干多晶硅6在水平面内的投影互相垂直；
[0028]梳状金属线位于多晶硅6的上部，若干有源区通过若干接触孔I连接于梳状金属线；
[0029]条状金属线7位于若干多晶硅6的上部，若干多晶硅6通过若干接触孔I连接于条状金属线7。
[0030]本发明在上述基础上还具有以下实施方式，请继续参见图1所示，
[0031]本发明的进一步实施例中，梳状金属线包括第一梳状金属线4和第二梳状金属线5。
[0032]本发明的进一步实施例中，若干有源区包括若干第一有源区2和若干第二有源区3。
[0033]本发明的进一步实施例中，若干第一有源区2通过若干接触孔I与第一梳状金属线4连接。
[0034]本发明的进一步实施例中，若干第二有源区3通过若干接触孔I与第二梳状金属线5连接。
[0035]本发明还包括一种晶圆可接受性测试的方法，采用上述中任意一项的测试结构，方法包括:
[0036]在第一梳状金属线4上施加高电压，同时在第二梳状金属线5上施加中电压，并保持全部的多晶硅6接地；
[0037]若测得所述梳状金属线上电流超出规格，并且多晶硅的电流也超出规格，则表明是所述接触孔I和所述多晶硅6之间存在泄漏；
[0038]若测得所述梳状金属线上电流超出规格，但多晶硅的电流未超出规格，则表明是金属线间失效或者是层间介电质孔洞失效(未示出)。
[0039]使用者可根据以下说明进一步的认识本发明的特性及功能，
[0040]在半导体芯片制造工艺中，为了及时发现这些失效，各种各样的晶圆接受度测试结构被设计和测试。半导体芯片的层间介质隔离制造工艺中，可能由于沉积条件不佳造成层间介质隔离氮化硅层出现拐角处的孔洞，也有可能由于填充能力不佳造成层间介质隔离氧化硅在中间出现孔洞，从而造成后续二极管工艺完成后相邻的二极管短路在一起，接触孔和多晶硅之间的漏电失效，和金属线之间的漏电失效。
[0041]本发明为了解决上述的问题，在实际晶圆接受度测试中放入本发明的测试结构后，可同时监控层间介质隔离孔洞、二极管和衬垫之间的失效和金属线。通过测试第一梳状金属线和第二梳状金属线之间的电流，监控层间介质隔离孔洞和金属线；通过测试条状金属线和第一梳状金属线和第二梳状金属线之间的电流，可以监控接触孔I和多晶硅6之间的失效关系，具体方案如下，
[0042]在测试芯片时，在第一梳状金属线4上施加高压电，在第二梳状金属线5上施加中压电，条状金属线7接地；测量时如果多晶硅6的电流超出规格，则表明是接触孔I和多晶硅6之间存在泄漏，若测得多晶硅6的电流未超出规格，则表明是金属线间失效或者是层间介电质孔洞失效。
[0043]图2中A为金属线间失效，如图2所示，金属线间的失效可以是第一梳状金属线4的两条金属线之间的失效，可以是第二梳状金属线5的两条金属线之间的失效，也可以是第一梳状金属线4和第二梳状金属线5的金属线之间的失效，还可以是第一梳状金属线4和条状金属线7之间的失效，或第二梳状金属线5和条状金属线7之间的失效，B和C为接触孔I和接触孔I之间的失效，D为接触孔I和多晶娃6之间的失效。
[0044]在一些可选实施例中，在第一梳状金属线4上施加的高电压(或称第一电压值)比第二梳状金属线5上施加的中电压(或称为第二电压值)在压降上略高。
[0045]综上所述，通过本发明的使用，可以在帮助生产线在第一时间发现层间介电质孔洞、接触孔和多晶硅之间的孔洞等工艺缺陷，及时做出调整；并且由于本发明可同时监控多个工艺问题，大大减小了测试结构面积，降低了包含测试在内的生产成本。
[0046]以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
【权利要求】
1.一种芯片测试结构，其特征在于，包括梳状金属线、条状金属线、若干条互相之间平行排列的有源区、若干条互相之间平行排列的多晶硅和若干接触孔； 若干所述多晶硅位于若干所述有源区的上层，且若干所述有源区与若干所述多晶硅在水平面内的投影互相垂直； 所述梳状金属线位于所述多晶硅的上部，若干所述有源区通过若干所述接触孔连接于所述梳状金属线； 所述条状金属线位于若干所述多晶硅的上部，若干所述多晶硅通过若干所述接触孔连接于所述条状金属线。
2.如权利要求1所述的芯片测试结构，其特征在于，所述梳状金属线包括第一梳状金属线和第二梳状金属线。
3.如权利要求2所述的芯片测试结构，其特征在于，若干所述有源区包括若干第一有源区和若干第二有源区。
4.如权利要求3所述的芯片测试结构，其特征在于，所述若干第一有源区通过若干所述接触孔与所述第一梳状金属线连接。
5.如权利要求4所述的芯片测试结构，其特征在于，所述若干第二有源区通过若干所述接触孔与所述第二梳状金属线连接。
6.一种晶圆可接受性测试的方法，其特征在于，采用如权利要求5中所述的测试结构，所述方法包括:在所述第一梳状金属线上施加高电压，同时在所述第二梳状金属线上施加中电压，并保持全部的所述多晶硅接地； 若测得所述梳状金属线上电流超出规格，并且多晶硅的电流也超出规格，则表明是所述接触孔和所述多晶硅之间存在泄漏； 若测得所述梳状金属线上电流超出规格，但多晶硅的电流未超出规格，则表明是金属线间失效或者是层间介电质孔洞失效。
【文档编号】H01L23/544GK104465620SQ201410164090
【公开日】2015年3月25日 申请日期:2014年4月22日 优先权日:2014年4月22日
【发明者】陈强 申请人:上海华力微电子有限公司