鳍型场效应晶体管装置及其形成方法

鳍型场效应晶体管装置及其形成方法
【专利摘要】一种鳍型场效应晶体管(finFET)装置可以包括具有最佳深度的源/漏极接触凹陷，超过该最佳深度则在通过增大的深度提供的凹陷中的源/漏极接触的水平部分的扩展电阻值增加的减小量可以小于由于在增大的深度下源/漏极接触的垂直部分增大导致的总电阻增加的增大量。
【专利说明】鳍型场效应晶体管装置及其形成方法

【技术领域】
[0001] 本发明涉及鳍型场效应晶体管装置及其形成方法。

【背景技术】
[0002] 鳍型场效应晶体管（finFET)装置的寄生串联电阻会是决定这些装置的性能的难 题，尤其在沟道长度减小时。总的寄生电阻的两个分量是金属接触与半导体鳍状物之间的 接触电阻以及半导体鳍状物的掺杂区的扩展电阻。
[0003] 两个分量中的一个分量是主导还是另一个分量是主导可以取决于由金属/半导 体界面呈现的势垒高度。例如，相对高的势垒高度（例如，300meV或更大）可导致由接触电 阻主导的总寄生电阻，而在小的势垒高度（IOOmeV量级或更小）的情况下，总寄生电阻的主 导分量可以是扩展电阻。
[0004] 寄生电阻在例如
【发明者】进一步理解，在预定势垒高度相对低的情况下，简单地增大掺杂半 导体材料110凹进的深度D实际上会增大finFET装置的总电阻，除非深度D被限制在一点， 超过该点时，则在由增加的深度提供的凹进中的源/漏极接触的水平部分的扩展电阻值增 加的减小量可以小于由于源/漏极接触的垂直部分的增大导致的总电阻增加的增大量。因 此，在根据发明的一些实施方式中，深度可以限于一个值，在该值的情况下，总电阻不会由 于源/漏极接触的垂直部分的增大而逐渐地增大。
[0033] 通过阐明与鳍状物结构100的接触的不同部分和总电阻的不同分量的关系可以 描述上述效应。参考图1B，例如，当金属形成在掺杂半导体材料110的剩余部分上的凹进 105中时，接触可以包括水平部分135和面对鳍状物结构100的垂直部分130。由于通过区 域110的水平长度确定的关于接触的垂直部分130的扩展电阻分量小，所以可以基于关于 接触的垂直部分130的接触电阻分量主要地确定传导到鳍状物结构100中的电流121。
[0034] 由于接触形成为由鳍状物结构100的面对垂直部分130的面限定的相对窄的截面 积，导致垂直部分130可以具有相对小的面积。因此，即使垂直部分130可具有垂直尺寸 "D"，由于鳍状物结构100的窄的宽度使得图IC所示的宽度"W"示出整个的截面积可以是 小的。
[0035] 相反，由于部分地通过区域135的水平长度确定的关于接触的水平部分135的接 触电阻分量典型地小，所以可以基于关于接触的水平部分135的扩展电阻分量主要地确定 从接触的水平部分135传导到鳍状物结构100中的电流122。
[0036] 通过指出随着掺杂半导体材料110的剩余部分进一步凹进使得D增大、表面130 的流过电流121的面积增大，可以进一步描述上述效应。相似地，随着H减小，具有高度H并且与电流122通过其流入沟道中的表面135在相同平面中的表面的面积减小。对于接触 (界面）电阻率Pc很高（>>lE-9〇hm-cm2)的情况，穿过垂直表面130的电流121小，在此 情况下总电流将主要是由扩展电阻而不是接触电阻主要确定的电流122。因此，对于Pdg 高的情况，随着D增大并且H减小，则主要由电流122构成的总电流随着D增大而减小。对 于接触（界面）电阻率Pc很低（〈〈lE-llohm-cm2)的情况，穿过垂直表面130的电流121 可以是大的，在此情况下总电流将主要是由接触电阻而不是扩展电阻主要确定的电流121。 因此，对于Pc很低的情况，随着D增大并且H减小，则主要由电流121构成的总电流随着D 增大而增大。
[0037] 本
【发明者】理解，凹进深度D可以被调整到一点，在该点处由于接触（界面）电阻率 Pc的值而使得任何进一步的凹进会引起总电流减小，而不是增大。对于电流121仅由接触 电阻率Pj角定以及电流122仅由扩展电阻率Ps确定的简单情况，以下给出了显示如何确 定此深度D的数学关系式： D U-D
[0038] σ>〇, =-+-77}~ Pck+Pc Pck+P,piH-D)
[0039] 其中，PCH是鳍状物结构100的沟道电阻率，Ot(rt是finFET装置的总电导率，总电 流与〇t(rt成比例。
[0040] 图2A是曲线图，示出根据发明的一些实施方式中有效电流（类似于上文的总电 流）与凹进深度之间的关系。根据图2A，对于三个装置确定了有效电流，每个装置具有各自 的势垒高度构造。具体地，在对于三个不同的接触（界面）电阻率的凹进深度的范围上绘制 有效finFET装置电流：(A)IX10nohm-cm2、（B)IX10 10ohm_cm2、和（C)IX10 9ohm_cm2。如 图2A所示，通常，从左边的浅的凹进深度开始，有效电流随着凹进深度增大而增大。例如， 装置（A)的Ieff从浅的部分到超过25nm实质上连续地增大，表明在如此低的电阻率，主要 由电流121组成的Ieff随着D增大而实质上连续地增大。
[0041] 相反，装置（B)和（C)两个都表明有效电流从左边浅的凹进深度开始增大，但是 随着凹陷被进一步蚀刻，IefT实际上变得稳定以及减小了。例如，关于装置（C)的数据显 示出在大约13nm的凹进深度下，有效电流达到最大值，此后随着深度继续增大有效电流减 小。此外，关于装置（B)的数据显示出在大约17nm的凹进深度下，有效电流达到最大并且 此后随着凹陷被进一步蚀刻而开始减小。因此，关于两个装置（B)和（C)，给定装置的特定 的界面电阻率，可以确定特定的凹进深度，超过该特定的凹进深度则凹陷不应该被进一步 蚀刻以避免有效电流减小。
[0042] 将进一步理解的是，虽然图2A仅示出三个装置在图示范围的凹进深度下的数据， 但是这些关系可以用于对具有预定界面电阻率（如此处所描述，其可以与预定势垒高度有 关）的finFET装置外推或内插适当的凹进深度。例如，线段225可以绘出为交叉不同曲线 的大约在界面电阻导致有效电流达到最大点处的多个部分中的每个。
[0043] 将进一步理解的是，如图2A所示，有效电流达到最大值的点可以有效地限定为包 括在该最大值点的任一侧上的值230的范围，使得具有预定电阻率的任意其他finFET装置 可以绘制为交叉线段225并由此显示凹进深度导致最大有效电流的大致位置。在根据发明 的一些实施方式中，在最大值点的任一侧上的数值范围可以为提供最大值的凹进深度的大 约 ±10%。
[0044] 图2B是曲线图，示出根据发明的一些实施方式中凹进深度与界面电阻率之间的 关系。具体地，图2B表示与图形2A中示出的相同的数据，但是直接表示界面电阻率和凹进 深度之间的关系。例如，图2B示出凹进深度和界面电阻率之间的反比例关系，使得随着界 面电阻率减小，深度（凹进可以形成为该深度以提供增大的Ieff)增大。
[0045] 图3-13B是截面图，示出在根据发明的一些实施方式中形成包括掺杂半导体材料 的源/漏极区的finFET装置，该源/漏极区凹进到总IefT最大的点。根据图3,鳍状物材 料被蚀刻以形成在源/漏极凹陷之间的鳍状物结构300。在根据发明的一些实施方式中，虚 设栅极结构305可以如图所示形成在鳍状物结构300上。将理解的是，鳍状物结构300可 以包括半导体材料，诸如Si。也可以使用其他材料。
[0046] 仍然参考图3,在根据发明的一些实施方式中，侧壁间隔物315可以沿着虚设栅极 305的侧壁形成；然后，半导体材料在源/漏极凹陷中外延生长以在凹陷中提供源/漏极材 料310。将进一步理解的是，在源/漏极材料310的外延生长期间，可以使用原位掺杂以提 供掺杂的外延生长半导体材料。因此，如果将形成η型finFET装置，则η型掺杂剂可用于 源/漏极半导体材料310的原位掺杂，而如果将形成ρ型finFET装置，则可使用ρ型掺杂 齐U。在根据发明的一些实施方式中，在源/漏极材料310的外延生长之后可以执行附加的 退火。
[0047] 根据图4A，源/漏极材料310使用侧壁间隔物315被蚀刻到深度D使得源/漏极凹 陷与侧壁间隔物315自对准。如在此描述的，深度D被预定以提供具有最大Ieff的finFET 装置。此外，如在此描述的，基于用于接触的金属、半导体材料310和施加到半导体材料310 的掺杂来预定深度D，用于接触的金属、半导体材料310和施加到半导体材料310的掺杂可 以被结合以限定对于在源/漏极上的接触的势垒高度。例如，如果关于上述要素的组合的 势垒高度提供了相对高的势垒高度，则与材料的组合提供了更低的势垒高度因此蚀刻的深 度D可以增大的情况相比，源/漏极材料310被蚀刻的深度D可以减小，以实现最大Ieff。
[0048] 如图4B所示，在根据发明的其他实施方式中，辅助侧壁间隔物320可以形成在图 4A所示的侧壁间隔物315上，此后源/漏极材料310利用侧壁间隔物315和320被蚀刻到 深度D使得使得源/漏极凹陷与侧壁间隔物315和辅助侧壁间隔物320自对准。然后可以 使用辅助侧壁间隔物320执行图3所示的半导体材料310的第二掺杂，以在半导体材料310 上提供第二高掺杂半导体材料325。在根据发明的一些实施方式中，可以执行附加的退火。
[0049] 如图5A所示，图4A所示的半导体材料310的剩余部分可以经历自对准硅化物工 艺以在剩余半导体材料310的垂直部分335和水平部分330上形成硅化物340,从而提供在 根据发明的一些实施方式中的finFET装置的接触。因此，垂直部分335和水平部分330将 理解为限定硅化物340与半导体材料310的剩余部分之间的界面处的接触的势垒高度。换 句话说，在根据发明的一些实施方式中，硅化物340和形成在硅化物340上的金属可以一起 考虑以向finFET提供接触。
[0050] 如图5B所示，在根据发明的其他实施方式中，图4B所示的高掺杂半导体材料325 可以经历自对准硅化物工艺以在剩余的高掺杂半导体材料325的垂直部分335和水平部分 330两者上形成硅化物340。
[0051] 根据图6A和6B，显示为置换栅极工艺的栅极工艺可用于形成金属栅结构600,随 后是氧化物材料615的沉积，然后该氧化物材料615被平坦化。如图6B所示，具体地，可以 在此处描述的结构上执行与关于图6A描述的类似的工艺，该结构具体为例如图4B和5B示 出的更高掺杂的半导体材料325的形成。
[0052] 根据图7A和7B，氧化物材料615被蚀刻以形成暴露出硅化物340的水平部分的接 触孔700。如图7B所示，在根据发明的一些实施方式中，将理解的是接触孔700可以暴露在 垂直部分335上以及在水平部分330上的硅化物340。
[0053] 根据图8A和8B，金属填充工艺可用于在接触孔700中沉积金属800以提供与图8A 中的硅化物340的水平部分330以及图8B中的硅化物340的垂直部分335的电接触。换 句话说，接触孔700中的金属800可以接触垂直部分335和水平部分330两者。
[0054] 图9A-11B示出利用与上文关于图3-8B描述的类似的步骤形成finFET装置100 以提供特定类型的finFET。具体地，图9A、10A和IlA类似于图3-5A示出的与形成根据发 明的一些实施方式中的η型finFET有关的操作，而图9B、10B和IlB类似于图9-11A所示 的适合于形成根据发明的一些实施方式中的P型finFET装置的操作。如关于η型finFET 的图9A、10A和IlA所示，考虑到由硅化物、半导体材料310以及使用的η型掺杂限定的预 定势垒高度，半导体材料310可以被蚀刻到预定深度D1。相反，如图IOB所示，当将要形成 ρ型finFET时，半导体材料311可以凹进到预定深度D2,在发明的一些实施方式中，由于与 包括在图IOA所示的η型finFET装置的半导体材料中的η型掺杂剂相比，通过在半导体材 料311中存在ρ型掺杂剂以及通过不同的硅化物341所提供的不同的势垒高度，导致预定 深度D2可以不同于Dl。
[0055] 将理解的是，虽然图IOA所示的η型finFET被蚀刻到比图IOB所示的ρ型 finFET(S卩，D2)更大的深度，实际上反过来也是正确的，使得ρ型finFET装置被蚀刻到比 用于η型finFET的预定深度更大的预定深度。换句话说，图9A-11B示出预定深度（半导 体材料310或311被蚀刻到该预定深度以限定对finFET装置的接触的垂直部分和水平部 分）可以取决于半导体材料310或311中使用的掺杂的类型，进一步取决于硅化物340或 341的类型，因此η型和ρ型finFET被蚀刻到达的深度彼此不同。在根据该发明构思的一 些实施方式中，不同导电类型的finFET装置中的半导体材料310和311被蚀刻到不同深度 (彼此之间至少具有大约IOnm的差异），但是对于η型和ρ型finFET的每个仍然提供最大 Ieff0
[0056] 图12A-13A类似于图7A-8A，额外的细节是接触孔1200的形成可以在各自的剩余 半导体材料310上未对准。具体地，如图12A和13A所示，即使接触孔1200未对准硅化物 340的垂直部分，金属填充1205仍然可接触硅化物340的水平部分。
[0057] 图12B和13B类似于图7B和8B所示的操作，额外的细节为即使接触孔1200关于 硅化物340的垂直部分未对准，金属填充1205仍然可以接触硅化物340的水平部分以及硅 化物340的垂直部分两者。如在此所描述的，掺杂半导体材料110的剩余部分被预定为具 有深度"D"，从而基于finFET装置的预定势垒高度值最小化finFET装置的总电阻。例如， 预定势鱼高度值可以基于以下的组合来确定：用于掺杂半导体材料110的特定半导体材料 (例如，硅）、用作在掺杂半导体材料110上的接触的特定金属（例如，镍硅化物）、和用于掺 杂半导体材料110的特定掺杂剂浓度和掺杂剂类型（即，η或P型）。
[0058] 然而，本
【发明者】进一步理解，在预定势垒高度相对低的情况下，简单地增大掺杂半 导体材料110凹进的深度D实际上会增大finFET装置的总电阻，除非深度D被限制在一点， 超过该点时，则在通过增大的深度提供的凹进中的源/漏极接触的水平部分的扩展电阻值 增加的减小量可以小于由于源/漏极接触的垂直部分的增大而导致的总电阻的增加的增 大量。因此，在根据发明的一些实施方式中，深度可以限于一个值，在该值的情况下，不会由 于源/漏极接触的垂直部分的增大而导致总电阻逐渐地增大。
[0059] 上述公开的主题被认为是说明性的，而不是限制性的，权利要求书旨在覆盖落入 发明构思的真正精神和范围内的所有这样的改进、增加及其他实施方式。因此，本发明的范 围通过权利要求书及它们的等价物的法律允许的最大程度的可允许的最宽解释来确定，而 不应受到上述详细说明的限制或约束。
[0060] 本申请要求于2013年7月30日向美国专利局提交的名称为"FINFETWITH MPROVEDSOURCEANDDRAINFORMATIONFORLOWTOTALPARASITICRESISTANCE"的美 国临时申请No.61/859,922、于2013年7月30日向美国专利局提交的名称为"FINFET WITHRECESSEDANDGRADEDSOURCEANDDRAINMATERIALFORLOWTOTALPARASITIC RESISTANCE"的美国临时申请No. 61/859, 932、以及于2014年3月26日向美国专利局 提交的名称为"FINFETDEVICESINCLUDINGHIGHMOBILITYCHANNELMATERIALSWITH MATERIALSOFGRADEDCOMPOSITIONINRECESSEDS0URCE/DRAINREGIONSANDMETHODS OFFORMINGTHESAME"的美国非临时申请No. 14/226, 518的优先权，其全部内容通过引用 结合在此。
【权利要求】
1. 一种鳍型场效应晶体管装置，包括： 半导体鳍状物，在掺杂半导体源极区和掺杂半导体漏极区之间； 在所述掺杂半导体源极区或掺杂半导体漏极区上的金属接触，提供所述金属接触与所 述掺杂半导体的垂直界面和水平界面； 垂直接触电阻值，由所述垂直界面的面积和所述垂直界面的电阻率限定； 相应于所述水平界面的扩展电阻值；和 用于所述金属接触的凹陷，所述凹陷具有被限于一点的深度，超过该点则相应于所述 水平界面的所述扩展电阻值增加的减小量小于所述鳍型场效应晶体管的总电阻的增加的 增大量。
2. 如权利要求1所述的鳍型场效应晶体管装置，其中所述凹陷的深度与所述垂直界面 的电阻率成反比。
3. 如权利要求1所述的鳍型场效应晶体管装置，其中所述凹陷的深度D配置为根据以 下关系式使得所述鳍型场效应晶体管的总电流最大：
其中，H是所述凹陷中水平界面的高度，P。是所述垂直界面的电阻率，Ps是扩展电阻 率，Pc：H是所述鳍型场效应晶体管的沟道电阻率，〇^是所述鳍型场效应晶体管装置的总电 导率，其与所述鳍型场效应晶体管的总电流成比例。
4. 如权利要求1所述的鳍型场效应晶体管装置，其中所述凹陷的深度基于包括在所述 掺杂半导体源极区或掺杂半导体漏极区中的不同掺杂剂类型而改变。
5. 如权利要求4所述的鳍型场效应晶体管装置，其中所述凹陷深度基于所述不同的掺 杂剂类型而改变大约l〇nm。
6. 如权利要求1所述的鳍型场效应晶体管装置，其中所述掺杂半导体包括外延生长的 原位掺杂半导体。
7. 如权利要求1所述的鳍型场效应晶体管装置，还包括： 相应于所述垂直界面的扩展电阻值。
8. 如权利要求1所述的鳍型场效应晶体管装置，还包括： 在所述鳍型场效应晶体管的栅极上的侧壁间隔物，其中所述掺杂半导体源极区或掺杂 半导体漏极区自对准于所述侧壁间隔物。
9. 如权利要求8所述的鳍型场效应晶体管装置，其中所述侧壁间隔物包括第一侧壁间 隔物，该装置还包括： 在所述第一侧壁间隔物上的第二侧壁间隔物，其中所述凹陷自对准于所述第一侧壁间 隔物和第二侧壁间隔物。
10. -种鳍型场效应晶体管装置，包括： 在掺杂半导体上的源/漏极接触凹陷，该凹陷具有被限于一点的深度，超过该点则相 应于所述凹陷的底部处的水平界面的扩展电阻值增加的减小量小于所述鳍型场效应晶体 管的总电阻增加的增大量。
11. 如权利要求10所述的鳍型场效应晶体管器件，还包括： 在所述源/漏极接触凹陷中的金属。
12. 如权利要求11所述的鳍型场效应晶体管装置，其中所述掺杂半导体包括特定类型 的掺杂半导体，所述深度基于所述特定类型而改变。
13. 如权利要求12所述的鳍型场效应晶体管装置，其中所述深度基于掺杂半导体的所 述特定类型而改变至少l〇nm。
14. 如权利要求13所述的鳍型场效应晶体管装置，其中所述鳍型场效应晶体管装置包 括第一鳍型场效应晶体管，所述掺杂半导体包括P型掺杂半导体，该鳍型场效应晶体管装 置还包括： 第二鳍型场效应晶体管，包括在所述第二鳍型场效应晶体管的第二源/漏极接触凹陷 中的第二金属；和 在所述第二源/漏极凹陷上的n型掺杂半导体，在所述第二源/漏极接触凹陷的第二 深度处限定所述n型掺杂半导体与所述第二金属的界面。
15. -种鳍型场效应晶体管装置，包括： 半导体鳍状物，在掺杂半导体源极区和掺杂半导体漏极区之间； 在掺杂半导体源极区或掺杂半导体漏极区上的金属接触，提供所述金属接触与所述掺 杂半导体的垂直界面和水平界面； 用于所述金属接触的凹陷，所述凹陷暴露出面对所述鳍状物达到所述凹陷的深度的垂 直界面和在所述凹陷的底部处的水平界面； 垂直接触电阻值，由所述垂直界面的面积和所述垂直界面的电阻率限定； 水平接触电阻值，由所述水平界面的面积和所述水平界面的电阻率限定； 相应于所述垂直界面的扩展电阻值； 相应于所述水平界面的扩展电阻值； 其中所述凹陷的深度与不是相同类型的另一鳍型场效应晶体管装置的凹陷的深度不 同。
16. 如权利要求15所述的鳍型场效应晶体管装置，其中所述凹陷的深度上的差异基于 包括在所述掺杂半导体源极区或掺杂半导体漏极区中的不同掺杂剂类型。
17. 如权利要求16所述的鳍型场效应晶体管装置，其中所述凹陷的深度上的差异基于 不同的金属接触和包括在所述掺杂半导体源极区或掺杂半导体漏极区中的不同掺杂剂类 型。
18. 如权利要求15所述的鳍型场效应晶体管装置，其中凹陷的深度与所述垂直界面的 电阻率成反比。
【文档编号】H01L21/336GK104347714SQ201410369450
【公开日】2015年2月11日 申请日期:2014年7月30日 优先权日:2013年7月30日
【发明者】B.J.奥布拉多维克, M.S.罗德, J.A.基特尔, R.C.鲍恩, R.M.哈彻 申请人:三星电子株式会社