阵列基板及显示器的制造方法
【专利摘要】本发明涉及一种阵列基板及显示器，阵列基板包括多条扇出导线、多个浮置图案以及绝缘层。多条扇出导线位于基底上。多个浮置图案配置于扇出导线上且电性绝缘于扇出导线，其中各浮置图案仅与两相邻扇出导线或仅与三相邻扇出导线重叠。绝缘层位于扇出导线以及浮置图案之间。本发明的显示器包括如上所述的阵列基板以及配置在阵列基板上的显示层。在本发明的阵列基板中，浮置图案配置在扇出导线上，因此浮置图案可避免扇出导线受到表面刮伤或断线。此外，当经由后续制程而在浮置图案上配置保护层时，浮置图案可使得保护层的高度提高，且经由浮置图案与扇出导线的配置方式，可进一步提高保护层的保护效果。
【专利说明】阵列基板及显示器
【技术领域】
[0001]本发明是有关于一种阵列基板及显示器，且特别是有关于一种具有特殊结构的扇出线路的阵列基板以及具有此阵列基板的显示器。
【背景技术】
[0002]显示面板具有主动区(active area)以及周边线路区(peripheral circuitarea) 0通常，主动区会经由其中的信号线电性连接至周边线路区，进而与控制信号或接收信号的驱动晶片电性连接。一般而言，驱动晶片有特定的尺寸设计，所以周边线路会由连接信号线的一端向驱动晶片所在的区域集中而构成扇出线路(fan-out circuit)。
[0003]扇出线路具有多条扇出导线(fan-out wire)。在公知的扇出线路制程或是显示面板的切割制程中，扇出导线容易有表层刮伤甚至是断线等问题，因此容易导致面板的显示效果下降。有鉴于此，如何有效地避免扇出导线受到刮伤或发生断线问题，将是本领域中一个非常重要的课题。
【发明内容】
[0004]本发明提供一种阵列基板，所述阵列基板中的扇出导线受到有效地保护，因此具有所述阵列基板的显示器能够具有良好的显示品质。
[0005]本发明的阵列基板包括多条扇出导线、多个浮置图案以及绝缘层。多条扇出导线位于基底上。多个浮置图案配置于扇出导线上且电性绝缘于扇出导线，其中各浮置图案仅与两相邻扇出导线或仅与三相邻扇出导线重叠。绝缘层位于扇出导线以及浮置图案之间。
[0006]本发明的显示器包括如上所述的阵列基板以及配置在阵列基板上的显示层。
[0007]基于上述，在本发明的阵列基板中，浮置图案配置在扇出导线上，因此浮置图案可避免扇出导线受到表面刮伤或断线。此外，当经由后续制程而在浮置图案上配置保护层时，浮置图案可使得保护层的高度提高，且经由浮置图案与扇出导线的配置方式，可进一步提高保护层的保护效果。
[0008]以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
【专利附图】
【附图说明】
[0009]图1是依照本发明的一实施方式的阵列基板的上视示意图。
[0010]图2A为图1的像素结构的上视示意图。
[0011]图2B为沿图2A的Ι-Γ线的剖面示意图。
[0012]图3A为本发明第一实施方式的扇出线路结构的局部示意图。
[0013]图3B为沿图3A的A-A’线所截取的放大剖面示意图。
[0014]图4A为本发明第二实施方式的扇出线路结构的局部示意图。
[0015]图4B为沿图4A的B-B’线所截取的放大剖面示意图。
[0016]图5A为本发明第三实施方式的扇出线路结构的局部示意图。
[0017]图5B为沿图5A的C-C’线所截取的放大剖面示意图。
[0018]图6A为本发明第三实施方式的扇出线路结构的局部示意图。
[0019]图6B为沿图6A的D-D’线所截取的放大剖面示意图。
[0020]图7A为本发明第三实施方式的扇出线路结构的局部示意图。
[0021]图7B为沿图7A的E-E’线所截取的放大剖面示意图。
[0022]图8是依照本发明的一实施方式的显示器的剖面示意图。
[0023]其中，附图标记
[0024]1:显示器
[0025]10:阵列基板
[0026]12:对向基板
[0027]14:显示层
[0028]18:浮置图案区
[0029]30、40、50、60、70:扇出线路结构
[0030]102:主动区
[0031]104:扇出线路区
[0032]100:基底
[0033]202:闸极
[0034]204:闸绝缘层
[0035]206:通道层
[0036]208:源 / 汲极
[0037]210:薄膜电晶体
[0038]220:有机绝缘层
[0039]230:接触窗
[0040]240:像素电极
[0041]310、610:扇出导线
[0042]311、611:间隔
[0043]312、613、615:扇出导线的边缘
[0044]320、420、520、620、720:浮置图案
[0045]330:绝缘层
[0046]322、522、622:浮置图案的边缘
[0047]340:保护层
[0048]612:第一扇出导线
[0049]614:第二扇出导线
[0050]630:第一绝缘层
[0051]640:第二绝缘层
[0052]A-A，、B-B，、C-C，、D-D，、E-E，、H，:线
[0053]dl、d2、d3、d4、d5、d6、d7、d8、d9、dlO:宽度
[0054]DL:资料线
[0055]I1、II1:区域
[0056]P:像素结构
[0057]SL:扫描线
【具体实施方式】
[0058]下面结合附图和具体实施例对本发明技术方案进行详细的描述，以更进一步了解本发明的目的、方案及功效，但并非作为本发明所附权利要求保护范围的限制。
[0059]图1是依照本发明的一实施方式的阵列基板的上视示意图。请参照图1，阵列基板10包括基底100。基底100的材料可为玻璃、石英、有机聚合物或是金属等等。基底100包括主动区102以及扇出线路区104。主动区102中可配置有多个像素结构P，而扇出线路区104可配置有扇出线路结构(相关描述将于下文中详细说明)。像素结构P经由多条信号线(未绘示)连接至扇出线路结构，从而像素结构P可以藉由扇出线路结构连接至驱动晶片(未绘示)，以接收来自于驱动晶片的驱动信号或是传递感测信号给驱动晶片。一般常见的连接方式包括有直接将驱动晶片配置于阵列基板10上或是藉由电路板将阵列基板10与驱动晶片连接。
[0060]图2A为图1的像素结构的上视示意图，而图2B为沿图2A的Ι_Γ线的剖面示意图。请同时参照图2Α及图2Β，像素结构P包括扫描线SL、资料线DL、薄膜电晶体210、有机绝缘层220以及像素电极240。
[0061]扫描线SL与资料线DL的延伸方向不相同，较佳的是扫描线SL的延伸方向与资料线DL的延伸方向垂直。此外，扫描线SL与资料线DL例如是位于不相同的膜层，且两者之间夹有绝缘层。扫描线SL与资料线DL主要用来传递驱动像素结构P的驱动信号。扫描线SL与资料线DL的材料通常是金属。然而，本发明不限于此。根据其他实施例，扫描线SL与资料线DL也可以使用其他导电材料例如是包括合金、金属氧化物、金属氮化物、金属材料的氮氧化物或是金属材料与其它导电材料的堆叠层。
[0062]薄膜电晶体210配置于基底100上。薄膜电晶体210包括闸极202、闸绝缘层204、通道层206以及源/汲极208。在薄膜电晶体210中，闸极202与扫描线SL可属于同一膜层且彼此电性连接，而源/汲极208与资料线DL可属于同一膜层且彼此电性连接。更详细地说，由于闸极202与扫描线SL可属于同一膜层，且源/汲极208与资料线DL可属于同一膜层，因此闸极202及源/汲极208的材料例如是包括金属、合金、金属氧化物、金属氮化物、金属材料的氮氧化物或是金属材料与其它导电材料的堆叠层。此外，闸绝缘层204亦可与扫描线SL与资料线DL之间的绝缘层属于同一膜层，且闸绝缘层204的材料例如是包括氧化硅、氮化硅、氮氧化硅等。
[0063]通道层206位于闸极202上方的闸绝缘层204上。通道层206的材料例如是包括氧化铟嫁锋(Indium Gallium Zinc Oxide, IGZO)、氧化铟嫁(Indium Gallium Oxide,I GO)、氧化铟锋(Indium Zinc Oxide, IZ0)、氧化铟锡锋(Indium Tin Zinc Oxide, ΙΤΖ0)、氧化锌(Zinc oxide, ZnO)或其他合适的材料。
[0064]有机绝缘层220覆盖基底200上。在此，有机绝缘层220又可称为平坦层。有机绝缘层220的材料例如是包括聚酯类(PET)、聚烯类、聚丙酰类、聚碳酸酯类、聚环氧烷类、聚苯烯类、聚醚类、聚酮类、聚醇类、聚醛类、其它合适的材料、或上述的组合。
[0065]像素电极240位于薄膜电晶体210上且通过接触窗230与薄膜电晶体210电性连接。像素电极240可为穿透式像素电极或是反射式像素电极。举例来说，当像素电极240为穿透式像素电极时，像素电极240可为透明导电材料，其包括金属氧化物，例如是铟锡氧化物(ITO)、铟锌氧化物、招锡氧化物、招锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层。反之，当像素电极240为反射式像素电极时，像素电极240可为具有高反射率的金属材料层、或者是上述透明导电材料的单一膜层或堆叠层与具有高反射率的金属材料所构成的堆叠层。
[0066]以下，将参照图3A至图7B详细说明扇出线路结构的各个态样来对本发明的阵列基板进行更详细的说明。在图3A至图7B中，扇出线路结构位于基底100上。
[0067]特别说明的是，在本申请案中，术语「多条相邻的导线」是指多条导线互相并排且在该多条导线之间不配置有其他导线。举例来说，当在本申请案中提及「两相邻导线」时，则表示两条导线互相并排且两条导线之间不配置有其他导线。又，当在本申请案中提及「三相邻导线」时，则表示三条导线互相并排且三条导线之间不配置有其他导线。也就是说，在多条相邻的导线之间可配置有间隔(space)或是绝缘体以将多条相邻的导线两两隔开以避免导线互接触而发生短路。
[0068]第一实施方式
[0069]图3A为本发明第一实施方式的扇出线路结构的局部示意图。图3B为沿图3A的A-A’线所截取的放大剖面示意图。请同时参照图3A及图3B，扇出线路结构30具有多条扇出导线310、多个浮置图案320以及绝缘层330。
[0070]在本实施方式中，扇出导线310属于同一膜层。基于导电性的考量,扇出导线310的材料通常是金属。但是，本发明不限于此，在其他的实施例中，扇出导线310也可以使用其他导电材料。例如:合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其它合适的材料、或是金属材料与其它导电材料的堆叠层。更具体地说，扇出导线310与图2A及2B中的扫描线SL及闸极202例如是属于同一膜层且在同一制程步骤中形成，因此不需要额外的制程步骤。
[0071]浮置图案320配置于扇出导线310上。各浮置图案320仅与两相邻的扇出导线310重叠，且各扇出导线310仅与浮置图案320中的一者重叠。此外，各浮置图案320的宽度等于或小于两个扇出导线310的宽度dl与间隔311的宽度d2的总和(2dl+d2)。更具体地说，当浮置图案320的宽度小于两个扇出导线310的宽度dl与间隔311的宽度d2的总和时，各浮置图案320的边缘322内缩于对应的扇出导线310的边缘312，且其中内缩距离d3例如是约0.1微米至约5微米。也就是说，各浮置图案320的边缘322是位在对应的扇出导线310的正上方，而不是对齐扇出导线310的边缘312或是超出扇出导线310的边缘312。另外，当浮置图案320的宽度等于两个扇出导线310的宽度dl与间隔311的宽度d2的总和时，则内缩距离d3为O。亦即，各浮置图案320的边缘322对齐扇出导线310的边缘312。
[0072]浮置图案320的材料通常是金属。但是，本发明不限于此，在其他的实施例中，浮置图案320也可以例如是合金、金属氧化物、金属氮化物、金属材料的氮氧化物或是金属材料与其它导电材料的堆叠层。更具体地说，浮置图案320与图2A及图2B中的资料线DL及源/汲极208例如是属于同一膜层在同一制程步骤中形成，因此不需要额外的制程步骤。
[0073]绝缘层330位于扇出导线310以及浮置图案320之间，从而扇出导线310与浮置图案320两者电性绝缘。绝缘层330的材料例如是氧化硅、氮化硅或是其组合。具体来说，绝缘层330与图2B中的闸绝缘层204可在相同的制程步骤中形成，且因此不需要额外的制程步骤。
[0074]在本实施方式中，扇出线路结构30可更包括保护层340。保护层340覆盖扇出导线310以及浮置图案320，且因此保护层340可保护扇出导线310以及浮置图案320的表面不受到刮伤等或是产生断线等缺陷。
[0075]在扇出线路结构中，若浮置图案320对齐扇出导线310的边缘312或是超出扇出导线310的边缘312时，膜层间所形成的地形(topography)容易使得保护层340的某些区域的厚度过薄而产生薄弱点(weak point)。如此一来,保护层340的薄弱点容易因轻微刮伤而剥落，使得无法提供良好的保护效果。有鉴于此，如图3B所示的膜层堆叠结构中，各浮置图案320的边缘322是内缩于对应的扇出导线310的边缘312，藉此所形成的地形使得保护层340能够免于产生薄弱点，进而提供良好的保护效果。
[0076]值得一提的是，由于浮置图案320配置于扇出导线310上，因此浮置图案320在扇出线路结构30的制程中可保护扇出导线310不受到刮伤或是产生断线等缺陷。此外，由于扇出线路结构30配置有浮置图案320，因此浮置图案320可以使得扇出导线310上的堆叠膜层(包括绝缘层330、浮置图案320及保护层340)的厚度增加，从而进一步增加对扇出导线310的保护效果。再者，由于在制造像素结构(如图2A的像素结构P)的过程中，可同时制造扇出线路结构30中的扇出导线310、浮置图案320及绝缘层330，因此扇出线路结构30可利用现有的制程来制造，而不需要额外的制程步骤。
[0077]第二实施方式
[0078]图4A为本发明第二实施方式的扇出线路结构的局部示意图。图4B为沿图4A的B-B’线所截取的放大剖面示意图。请同时参照图3A、图3B以及图4A、图4B，第二实施方式的扇出线路结构40与第一实施方式的扇出线路结构30相似，因此相同的元件以相同的符号表示，且不再重复说明。
[0079]详细而言，第二实施方式的扇出线路结构40与第一实施方式的扇出线路结构30的差异仅在于:在扇出线路结构40中，各浮置图案420是仅与三相邻的扇出导线310重叠，而在扇出线路结构30中，各浮置图案320则是仅与两相邻的扇出导线310重叠。更详细地说，各浮置图案420的宽度等于或小于三个扇出导线310的宽度dl与两个间隔311的宽度d2的总和(3dl+2d2)，且各扇出导线310仅与浮置图案420中的一者重叠。
[0080]在本实施方式中，由于各浮置图案320可配置在三相邻的扇出导线310上，因此当扇出导线310的线宽或两相邻扇出导线310之间的间隙311的尺寸缩小时，浮置图案可具有更大的制程裕度(process window)。
[0081]第三实施方式
[0082]图5A为本发明第三实施方式的扇出线路结构的局部示意图。图5B为沿图5A的C-C’线所截取的放大剖面示意图。请同时参照图3A、图3B以及图5A、图5B，第三实施方式的扇出线路结构50与第一实施方式的扇出线路结构30相似,惟两者之间的差异仅在于:在扇出线路结构50中，各浮置图案520仅配置在两相邻扇出导线310之间的间隔311中，且各浮置图案520的边缘522与扇出导线310的边缘312对齐。
[0083]更详细地说，在扇出线路结构50中，浮置图案520的宽度实质上与间隔311的宽度d2相同，因此浮置图案520可配置在间隔311中而没有配置在扇出导线310正上方。换句话说，浮置图案520完全配置在位于间隔311内的绝缘层330部分的正上方，其中位于间隔311内的绝缘层330部分形成顺适的凹陷结构，且浮置图案520完全位于此凹陷结构内，因此可使得扇出线路结构50整体的厚度降低，进而使得阵列基板的厚度下降。此外，由于浮置图案520配置在保护层340下方，因此浮置图案520可以提高扇出导线310上的部分区域的堆叠膜层的厚度，从而进一步增加堆叠膜层对扇出导线310的保护效果。
[0084]第四实施方式
[0085]图6A为本发明第四实施方式的扇出线路结构的局部示意图。图6B为沿图6A的D-D’线所截取的放大剖面示意图。请同时参照图6A及图6B，扇出线路结构60包括多条扇出导线610、第一绝缘层630、第二绝缘层640及多个浮置图案620。
[0086]在本实施方式中，多条第一扇出导线612与多条第二扇出导线614构成扇出导线610，其中第一扇出导线612与第二扇出导线614交替排列且属不同的膜层。进一步而言，第一扇出导线612与图2A及2B中的扫描线SL及闸极202属于同一膜层且在同一制程步骤中形成；多条第二扇出导线614与资料线DL及源/汲极208属于同一膜层且在同一制程步骤中形成。
[0087]第一绝缘层630配置在第一扇出导线612与第二扇出导线614之间。具体来说，第一绝缘层630与图2B的闸绝缘层204可属于同一膜层且在相同的制程步骤中形成，因此不需要额外的制程步骤。
[0088]各浮置图案620仅与两彼此相邻的第一扇出导线612与第二扇出导线614重叠，且各第一扇出导线612及各第二扇出导线614分别仅与浮置图案620中的一者重叠。另外，各浮置图案620的宽度可等于或小于一条第一扇出导线612的宽度d4、一条第二扇出导线612的宽度d5及一个扇出导线之间的间隔611的宽度d6的总和(d4+d5+d6)。也就是说，当浮置图案620的宽度小于d4+d5+d6时，各浮置图案620的边缘622内缩于对应的第一扇出导线612的边缘613及对应的第二扇出导线614的边缘615，且内缩距离d7及d8例如是约0.1微米至约5微米。
[0089]浮置图案620配置在扇出导线610上。具体来说，浮置图案620与图2B中的像素电极240属于同一膜层且在同一制程步骤中形成，且因此浮置图案620的材料可包括金属及/或透明金属氧化物。具体来说，当像素电极240为穿透式像素电极时，浮置图案620的材料为透明金属氧化物(例如ΙΤ0)或其他适合的透明导电材料；而当像素电极240为反射式像素电极时，浮置图案620的材料为具有高反射率的金属材料层、或者是透明金属氧化物与具有高反射率的金属材料所构成的堆叠层。
[0090]第二绝缘层640配置在扇出导线610与浮置图案620之间，从而使得扇出导线610与浮置图案620彼此电性绝缘。具体来说，第二绝缘层640与图2B中的有机绝缘层220属于同一膜层且在同一制程步骤中形成。
[0091]特别说明的是，在本实施方式中，透过第二绝缘层640上配置有浮置图案620，使得扇出导线610上方的部分区域的堆叠膜层的厚度得以增厚，藉此扇出导线610能够受到良好的保护，而不易受到外力刮伤或是产生断线的问题。另外，在制造像素结构(如图2A的像素结构P)的过程中，可同时制造扇出线路结构60中的扇出导线610、浮置图案620、第一绝缘层630及第二绝缘层640，因此扇出线路结构60可利用现有的制程来制造，而不需要额外的制程步骤。
[0092]另外，虽然在图6中并未绘示，但在浮置图案620上更可配置有保护层，从而进一步提高对扇出导线610的保护效果。
[0093]第五实施方式
[0094]图7A为本发明第五实施方式的扇出线路结构的局部示意图。图7B为沿图7A的E-E’线所截取的放大剖面示意图。请同时参照图6A、图6B以及图7A、图7B，第五实施方式的扇出线路结构70与第四实施方式的扇出线路结构60相似，因此相同的元件以相同的符号表示，且不再重复说明。
[0095]详细而言，第五实施方式的扇出线路结构70与第四实施方式的扇出线路结构60的差异仅在于:在扇出线路结构70中，各浮置图案720是仅与三相邻的扇出导线610重叠，而在扇出线路结构60中，各浮置图案620则是仅与两相邻的扇出导线610重叠。
[0096]更详细地说，在扇出线路结构70中，由于多条扇出导线610是由彼此交错排列的多条第一扇出导线612与多条第二扇出导线614所构成，且各浮置图案720仅与三相邻的扇出导线610重叠，因此各浮置图案720有以下配置方式:(a)与对应的第二扇出导线614以及与此第二扇出导线614彼此相邻的两第一扇出导线612重叠(如区域II所示，此时各浮置图案720的宽度可等于或小于两第一扇出导线612与一第二扇出导线614及它们之间的间隔611的宽度总和(2d4+d5+2d6));或者，(b)与对应的第一扇出导线612以及与此第一扇出导线612彼此相邻的两第二扇出导线614重叠(如区域III所示，此时各浮置图案720的宽度可等于或小于两第二扇出导线614与一第一扇出导线612及它们之间的间隔611 的宽度总和(d4+2d5+2d6))。
[0097]在本实施方式中，由于各浮置图案720可仅配置在扇出导线610中的三条相邻导线上，因此浮置图案720可具有更大的制程裕度(process window)。
[0098]由上述实施方式可得知，本发明的浮置图案可配置在不同形式的扇出线路结构上，且因此本发明适用于多种形式的阵列基板中及其显示器中。以下将对本发明的显示器的结构进行详细的说明。
[0099]图8是依照本发明的一实施方式的显示器的剖面示意图。请参照图8，显示器I包括阵列基板10、对向基板12以及显示层14。在本实施方式中，显示器I可例如是液晶显示器或电泳显不器。
[0100]阵列基板10与对向基板12彼此面对面配置，且阵列基板10的部分被对向基板12暴露。更详细地说，阵列基板10具有浮置图案区18，且在浮置图案区18中配置有多个浮置图案(如前所述的浮置图案320、420、520、620及720)。在本申请案中，浮置图案区18是指前所述的浮置图案320、420、520、620及720的布局区域，亦即被前述浮置图案形成的区域的集合为浮置图案区18。
[0101]浮置图案区18的一部分位于对向基板12的下方而其他部分被对向基板12暴露出来。由于对向基板12暴露出浮置图案区18的部分区域，因此浮置图案区18的两边缘与对向基板12的边缘可分别具有水平距离d9及dlO。水平距离d9或dlO例如是O微米至1000微米。当水平距离d9等于O时，对向基板12实质上暴露出浮置图案区18的全部区域。反之，当水平距离dlO等于O时，浮置图案区18的全部区域实质上位于对向基板12的下方而被对向基板12遮蔽且不被暴露出来。从另一观点而言，由于浮置图案区18中配置有多个浮置图案，因此当水平距离d9或dlO为O微米至1000微米时，则表示浮置图案区18中的其中一个浮置图案的边缘与对向基板12的边缘之间的最小水平距离为O微米至1000微米。特别说明的是，在制作显示器I的过程中，当对阵列基板10上的对向基板12进行切割处理以暴露出部分阵列基板10时，由于阵列基板10设置有多个浮置图案，且因此可保护阵列基板10中的扇出导线不受到刮伤或是产生断线等问题。
[0102]显示层14位于阵列基板10上，且显示层14配置于阵列基板10与对向基板12之间。显示层14例如是液晶层或电泳显示层。举例而言，当显示层14为液晶层时，显示器I为液晶显示器，而当显示层14为电泳显示层时,显示器I为电泳显示器。
[0103]综上所述，在本发明的阵列基板中，由于浮置图案配置于扇出导线上，因此浮置图案可保护扇出导线不受到刮伤或是产生断线。此外，由于各浮置图案配置在保护层下方且浮置图案的边缘内缩于对应的扇出导线的边缘，因此浮置图案不仅可以使得扇出导线上的堆叠膜层的厚度增加，更可避免在保护层中产生薄弱点，且因此可提高阵列基板及显示器的制程良率。再者，由于本发明的浮置图案可利用现有的制程所形成，故不需要额外的制程步骤及成本。此外，由于本发明的浮置图案可经选择而与两相邻或与三相邻的扇出导线重叠，因此本发明的浮置图案同时具有大的制程裕度。
[0104]当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
【权利要求】
1.一种阵列基板，其特征在于，包括: 多条扇出导线，位于一基底上； 多个浮置图案，配置于该些扇出导线上且电性绝缘于该些扇出导线，其中各该浮置图案仅与两相邻扇出导线或仅与三相邻扇出导线重叠；以及 一绝缘层，位于该些扇出导线以及该些浮置图案之间。
2.如权利要求1所述的阵列基板，其特征在于，每一扇出导线仅与该些浮置图案中的一者重叠。
3.如权利要求2所述的阵列基板，其特征在于，该些浮置图案的边缘不对齐该些扇出导线的边缘。
4.如权利要求3所述的阵列基板，其特征在于，各该浮置图案的边缘内缩于对应的该扇出导线的边缘，且该内缩距离为0.1微米至5微米。
5.如权利要求1所述的阵列基板，其特征在于，该些扇出导线属于同一膜层。
6.如权利要求5所述的阵列基板，其特征在于，更包括多条扫描线与多条资料线，且该些扇出导线与该些扫描线属同一膜层，该些浮置图案与该些资料线属同一膜层。
7.如权利要求1所述的阵列基板，其特征在于，多条第一扇出导线与多条第二扇出导线构成该些扇出导线，该些第一扇出导线与该些第二扇出导线交替排列且属不同的膜层，各该浮置图案仅与两彼此相邻的第一扇出导线与第二扇出导线重叠。
8.如权利要求7所述的阵列基板，其特征在于，更包括多条扫描线与多条资料线，且该些第一扇出导线与该些扫描线属同一膜层，该些第二扇出导线与该些资料线属同一膜层。
9.如权利要求1所述的阵列基板，其特征在于，多条第一扇出导线与多条第二扇出导线构成该些扇出导线，该些第一扇出导线与该些第二扇出导线交替排列且属不同的膜层，各该浮置图案仅与对应的第二扇出导线以及与该第二扇出导线彼此相邻的两第一扇出导线重叠或与对应的第一扇出导线以及与该第一扇出导线彼此相邻的两第二扇出导线重叠。
10.如权利要求9所述的阵列基板，其特征在于，更包括多条扫描线与多条资料线，且该些第一扇出导线与该些扫描线属同一膜层，该些第二扇出导线与该些资料线属同一膜层。
11.如权利要求1所述的阵列基板，其特征在于，更包括一保护层，覆盖该些扇出导线以及该些浮置图案。
12.如权利要求1所述的阵列基板，其特征在于，该些扇出导线以及该些浮置图案的材料包括金属。
13.如权利要求1所述的阵列基板，其特征在于，该些浮置图案的材料包括透明金属氧化物。
14.一种显示器，其特征在于，包括: 如权利要求1项所述的阵列基板；以及 一显不层，位于该阵列基板上。
15.如权利要求14所述的显示器，其特征在于，更包括一对向基板，其中该显示层位于该阵列基板以及该对向基板之间，该阵列基板被该对向基板暴露，其中该些浮置图案中的一个的边缘与该对向基板的边缘具有一最小水平距离，该最小水平距离为O微米至1000微米。
16.如权利要求14所述的显示器，其特征在于，该显示层为一液晶层或一电泳显示层。
【文档编号】H01L27/12GK104269415SQ201410500511
【公开日】2015年1月7日 申请日期:2014年9月25日 优先权日:2014年8月7日
【发明者】周士翔, 周政盈 申请人:友达光电股份有限公司