超结半导体元件的制作方法

本发明涉及一种半导体元件，且特别涉及一种具有超结结构的半导体元件。

背景技术：

在中高压功率半导体元件领域中，超结结构(superjunction)已经被广泛采用。超结晶体管可以在维持很高的关断状态(offstate)击穿电压(breakdownvoltage,bv)的同时，具有低的导通电阻(rds-on)。

超结元件含有形成在漂移区中的交替的p-型和n-型掺杂柱。在金属氧化物半导体场效晶体管(mosfet)于关断状态时，在相对很低的电压下，p-型和n-型掺杂柱在垂直电流导通方向完全形成空乏区(depletionregion)，从而在漂流区内达成电荷平衡(chargebalance)，并能够维持很高的击穿电压。

由于超结元件中，导通电阻(rds-on)的增加与击穿电压(bv)的增加成正比，比传统的半导体结构增加地更加缓慢。因此，相较于不具有超结结构的金属氧化物半导体场效晶体管(mosfet)，在相同的击穿电压(bv)下，超结元件具有更低的导通电阻(rds-on)。换言之，在特定的导通电阻(rds-on)值，超结元件比传统的金属氧化物半导体场效晶体管具有更高的击穿电压。

在美国公开专利案(us20100230745a1)中揭示，超结元件通常会具有有源区以及位于有源区周围的终止区。当超结元件在关断状态时，在终止区的垂直方向与水平方向皆会有电场分布。

由于终止区在水平方向的电场过大，也会导致超结元件的击穿电压降低。因此，终止区在水平方向的长度是外延层厚度的2至4倍。然而，若是终止区在水平方向的长度太长，会降低超结元件的有效区域比，且导通电阻也会随之提高。该案并提出在不降低超结元件的有效区域比的情况下，在终止区设计环形保护层(guardringlayer)，以防止超结元件的击穿电压降低。然而，环形保护层具有复杂的图案，也使超结元件的工艺复杂度与困难度大幅 提升。

技术实现要素：

本发明提供一种超结半导体元件，通过在终止区设置浮接电极层，可扩张终止区内的电场分布的范围，提供超结半导体元件在关断状态时的击穿电压。

本发明其中一实施例提供一种超结半导体元件，其包括基板、漂移层、场绝缘层、浮接电极层、隔离层以及至少一晶体管结构。漂移层设置于基板上，并具有相反于基板的一表面，其中漂移层内形成多个n型掺杂柱及多个p型掺杂柱，且多个n型掺杂柱与多个p型掺杂柱由表面朝基板的方向延伸，并交替地排列，以形成一超结结构。漂移层定义一元件区、一过渡区及一终止区，终止区位于元件区的外围，且过渡区位于元件区与终止区之间。场绝缘层设置于漂移层的表面上，并覆盖终止区以及部分过渡区。浮接电极层设置于场绝缘层上，其中浮接电极层至少一部份位于终止区内。隔离层设置于浮接电极层上。晶体管结构形成于元件区内，其中晶体管结构包括至少一源极导电层，其中源极导电层由元件区延伸到过渡区，并通过隔离层与浮接电极层电性绝缘。

综上所述，本发明所提供的超结半导体元件，通过在终止区设置浮接电极层，来扩大终止区内的电场分布范围，可提高超结半导体元件整体的击穿电压。相较于现有技术而言，本发明的超结半导体元件的浮接电极层结构更简单，且可和元件区的栅极层在同一工艺步骤中完成。据此，本发明的超结半导体元件在终止区中不需要利用复杂的工艺，来制作终止区内的浮接电极层，即可达到增加终止区的击穿电压的功效。

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

图1a绘示本发明实施例的超结半导体元件的底视示意图。

图1b绘示图1a中沿线ib-ib的剖面示意图。

图2绘示本发明实施例的终止区宽度与击穿电压的关系图。

图3绘示浮接电极层突出于源极导电层的长度与终止区宽度之间的比值与击穿电压的关系曲线图。

其中，附图标记说明如下：

超结半导体元件1

基板10

上表面10a

背面10b

漏极接触垫16

漂移层11

表面11a

元件区ar

过渡区t1

终止区t2

n型掺杂柱110n、111n、112n

p型掺杂柱110p、111p、112p

第一p型掺杂柱112a

第二p型掺杂柱112b

第三p型掺杂柱112c

p型阱区113

终止区宽度w

场绝缘层12

浮接电极层13

隔离层14

晶体管结构15

基体区150

源极区151

栅极绝缘层153

栅极层154

介电层155

源极导电层156

接触掺杂区152

第一接触窗h1

第二接触窗h2

源极导电层末端156e

浮接电极层末端13e

距离l

具体实施方式

请参照图1a与图1b，其中图1a绘示本发明实施例的超结半导体元件的底视示意图，且图1b绘示图1a中沿线ib-ib的剖面示意图。

本发明实施例的超结半导体元件1包括基板10、漂移层11、场绝缘层12、浮接电极层13、隔离层14、至少一晶体管结构15以及漏极接触垫16。

在图1a中，基板10为半导体基板，并具有一上表面10a及一与所述上表面10a相反的背面10b。基板10具有高浓度的第一型导电性杂质，而形成第一重掺杂区。第一重掺杂区可分布于基板100的局部区域或是分布于整个基板10中，以用来作为漏极接触层。在本实施例的第一重掺杂区是分布于整个基板10内，但仅用于举例而非用以限制本发明。前述的漏极接触垫16形成于基板10的背面10b，以用来电性连接于外部的控制电路。

前述的第一型导电性杂质可以是n型或p型导电性杂质。假设基板10为硅基材，n型导电性杂质为五价元素离子，例如磷离子或砷离子，而p型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。

漂移层(driftlayer)11位于基板10的上表面10a上，并具有低浓度的第一型导电性杂质。在本实施例中，基板10为高浓度的n型掺杂(n⁺)，而漂移层11则为低浓度的n型掺杂(n^-)。漂移层11并具有相反于基板10的表面11a。

如图1a与图1b所示，在本实施例中，漂移层11被定义出一元件区ar、一过渡区(transitionregion)t1以及一位于与有源区ar相邻的终止区(terminationarea)t2。进一步而言，终止区t2是位于有源区ar的外围，且过渡区t1是位于元件区ar与终止区t2之间。

请参照图1b，漂移层11内具有多个n型掺杂柱110n、111n、112n以 及多个p型掺杂柱110p、111p、112p。这些n型掺杂柱110n、111n、112n以及p型掺杂柱110p、111p、112p交替式地并列，以形成超结结构。另外，这些n型掺杂柱110n、111n、112n以及p型掺杂柱110p、111p、112p沿着电流流通方向延伸，也就是由漂移层11的表面11a朝基板10的方向延伸，并分布于元件区ar、过渡区t1以及终止区t2内。

在超结半导体元件1处于开启状态(onstate)时，这些n型掺杂柱110n、111n、112n以及p型掺杂柱110p、111p、112p可提供电荷，而当超结半导体元件1处于关断状态(offstate)，会这些n型掺杂柱110n、111n、112n以及p型掺杂柱110p、111p、112p会在水平方向被空乏(或耗尽)，以在漂移层11内达到电荷平衡。因此，超结半导体元件1可在相对较低的导通电阻下，具有较高的击穿电压。

过渡区t1内具有至少一p型掺杂柱111p。在图1b所示的实施例中，在过渡区t1内具有三组p型掺杂柱111p与n型掺杂柱111n交替地并列。此外，在本实施例中，漂移层11在过渡区t1内更具有一邻近漂移层11表面11a的p型阱区113，且p型阱区113连接于这些p型掺杂柱111p之间。换言之，p型阱区113是位于p型掺杂柱111p靠近漂移层11表面11a的一侧。在过渡区t1内的p型阱区113的数量及位置可根据实际应用需求而更改，因此，前述的实施例并非用以限制本发明的范围。

需说明的是，终止区t2在水平方向上的宽度w也会影响超结半导体元件1的击穿电压。请先参照图2，显示在超结半导体元件中终止区的宽度与击穿电压的模拟关系图。由图2中可以看出，当终止区t2的宽度w小于30μm时，终止区t2的宽度对击穿电压的影响较大。也就是随着终止区t2的宽度w增加，超结半导体元件的击穿电压也会增加。当终止区t2的宽度w大于30μm以上时，即便终止区t2的宽度w持续增加，击穿电压持续增加的幅度并不明显。

因此，在一实施例中，终止区t2的宽度大约介于30μm至70μm之间，使超结半导体元件1的击穿电压可大于650v。在图1b所示的实施例中，终止区t2内至少具有三组p型掺杂柱112p与n型掺杂柱112n。在另一较佳实施例中，终止区t2内至少具有五组p型掺杂柱112p与n型掺杂柱112n。

在图1b所示的实施例中，终止区t2内具有从靠近过渡区t1往远离过 渡区t1的方向依序排列的第一p型掺杂柱112a、第二p型掺杂柱112b及第三p型掺杂柱112c。且任意两相邻的第一p型掺杂柱112a与第二p型掺杂柱112b(及第二p型掺杂柱及第三p型掺杂柱112c)之间，是通过n型掺杂柱112n彼此间隔一预定距离。

须说明的是，在过渡区t1与终止区t2形成多组n型与p型掺杂柱111n、111p、112n、112p，多组n型与p型掺杂柱111n、111p、112n、112p之间可以延伸电场的分布范围，以提升超结半导体元件1整体的击穿电压。

另外，在形成前述漂移层11的超结结构时，可先将具有第一导电型的轻掺杂层形成于基板10的上表面11a。之后，再于漂移层11中形成多个垂直于表面11a的沟槽，再于沟槽中填入第二导电型的半导体层而形成多个n型掺杂柱110n、111n、112n与多个p型掺杂柱110p、111p、112p。

场绝缘层12设置于漂移层11的表面11a上，并覆盖终止区t2以及部分过渡区t1。浮接电极层13设置于场绝缘层12上，并由过渡区t1延伸至终止区t2内。隔离层14是设置于浮接电极层13上。也就是说，浮接电极层13是被夹设在隔离层14与场绝缘层12之间。在一实施例中，场绝缘层12以及隔离层14皆为氧化层。

在本实施例中，位于过渡区t1内的部分场绝缘层12、部分浮接电极层13以及部分隔离层14重叠设置于过渡区t1内最靠近终止区t2的两组p型掺杂柱111p以及n型掺杂柱111n上。

另外，位于终止区t2内的部分浮接电极层13以及部分隔离层14是重叠设置于第一p型掺杂柱112a及与第一p型掺杂柱112a相邻的n型掺杂柱112n上。须说明的是，经模拟测试，结果显示浮接电极层13设置的位置以及延伸终止区t2内的长度，皆会影响超结半导体元件1的击穿电压。浮接电极层13延伸至终止区t2的长度，以及对超结半导体元件1的击穿电压的影响将于后文中详细描述。

多个晶体管结构15位于元件区ar内，并包括基体区150、源极区151、栅极绝缘层153、栅极层154、介电层155以及源极导电层156。

基体区150具有和基板10以及漂移层11相反的导电型。举例而言，基板10和漂移层11为n型掺杂，则基体区150为p型掺杂。并且，每一个基体区150是连接位于元件区ar内的每一个p型掺杂柱110p。详细而言，基 体区150连接于p型掺杂柱110p靠近漂移层11表面11a的一端部。

至少一源极区151形成于每一个基体区150内，且源极区151具有和基体区150相反的导电型，而和漂移层11与基板10具有相同的导电型。在图1b所绘示的实施例中，每一个基体区150内设有两个源极区151。源极区151并通过基体区150和元件区ar内的n型掺杂柱110n相互隔离。

在本实施例中，每一晶体管结构15更包括一接触掺杂区152，具有和源极区151相反的导电型。举例而言，在图1b的实施例中。源极区151为n型重掺杂区，而接触掺杂区152为p型重掺杂区。接触掺杂区152是位于同一基体区150内的两个源极区151之间。

栅极绝缘层153与栅极层154皆设置于漂移层11的表面11a上，且栅极层154通过栅极绝缘层153和漂移层11电性绝缘。进一步而言，在本实施例中，栅极层154是对应于元件区ar内的n型掺杂柱110n的位置设置在栅极绝缘层153上。另外，栅极层154和位于基体区150内的源极区151部分重叠。

介电层155覆盖于栅极层154上，并具有多个第一接触窗h1(图1b中绘示2个)以及第二接触窗h2(图1b中绘示1个)。多个第一接触窗h1是分别对应于接触掺杂区152的位置，而第二接触窗h2是对应于过渡区t1内的p型阱区113的位置。也就是说，在尚未形成源极导电层156之前，部分接触掺杂区152以及部分源极区151会通过第一接触窗h1被暴露于漂移层11的表面11a上，而部分p型阱区113会通过第二接触窗h2被暴露于漂移层11的表面11a上。

源极导电层156覆盖于介电层155上，并由元件区ar延伸至过渡区t1内。源极导电层156是通过第一接触窗h1和每一个源极区151以及每一个接触掺杂区152电性连接。另外，源极导电层156通过第二接触窗h2接触漂移层11的表面，并和位于过渡区t1内的p型阱区113电性连接。

须说明的是，延伸到过渡区t1的部分源极导电层156会覆盖于隔离层14上，并和浮接电极层13部分重叠。然而，源极导电层156并未和浮接电极层13接触，而是通过隔离层14与浮接电极层13电性绝缘。

源极导电层156延伸至过渡区t1并超过p型阱区113。具体而言，源极导电层156的末端156e靠近过渡区t1与终止区t2的交界。在本实施例中， 源极导电层156的末端156e所在的垂直平面是位于过渡区t1内的p型掺杂柱111p与终止区t2内的第一p型掺杂柱112a之间。

在一实施例中，源极导电层156可选自由钛、铂、钨、镍、铬、钼、锡及其金属硅化物所组成的群组其中的一种。

如图1b所示，部分浮接电极层13并未和源极导电层156重叠，并位于终止区t2内。因此，由源极导电层156的末端156e至浮接电极层13的末端13e的距离l，即为浮接电极层13突出于源极导电层156的长度。

须说明的是，当超结半导体元件1被施加反向偏压而处于关断状态时，由于浮接电极层13会与源极导电层156的电压相互耦合，而可扩大终止区t2内的电场分布的范围，从而增加超结半导体元件1的击穿电压。

若浮接电极层13的末端13e太靠近过渡区t1，电场被延伸的范围太小，无法有效地提升超结半导体元件1的击穿电压。

此外，终止区t2中靠近浮接电极层13的末端13e的区域的电场强度也会因浮接电极层13与源极导电层156的电压耦合效应而增强。因此，若浮接电极层13的末端13e太深入终止区t2，也就是浮接电极层13的末端13e距离终止区t2与过渡区t1的交界太远时，当超结半导体元件在操作过程中，反而容易使靠近浮接电极层13的末端13e下方的终止区t2被击穿，从而降低超结半导体元件的耐压程度。

据此，在一实施例中，浮接电极层13的末端13e所在的垂直平面是位于第一p型掺杂柱112a与第二p型掺杂柱112b之间，可避免在终止区t2被击穿，并可提高超结半导体元件的击穿电压。

请参照图3。图3显示浮接电极层突出于源极导电层的长度l与终止区宽度w之间的比值(l/w)与超结半导体元件的击穿电压的关系曲线图。在图3的实施例中，是在终止区t2的宽度大约33μm的条件下，模拟在不同的比值时，超结半导体元件的击穿电压。

如图3所示，随着比值增加，也就是浮接电极层13在终止区t2内的长度l越大，超结半导体元件的击穿电压也随之提高。当比值大于0.3时，可有效地将击穿电压提高到超过660v。然而，当比值超过0.75时，又会使击穿电压下降至600v以下。甚至当比值大于0.95时，会使击穿电压下降至低于550v，且超结半导体元件会在终止区t2内发生击穿现象。

当终止区t2的宽度w增加时，曲线的峰值也会向左偏移(shift)。因此，可根据超结半导体元件所应用的领域及所需承受的电压，来设计浮接电极层13位于终止区t2的长度l以及终止区t2的宽度w。

举例而言，浮接电极层13突出于源极导电层156的长度l与终止区t2的宽度w的比值(l/w)可介于0.1至0.8之间，使超结半导体元件的击穿电压可大于660v，前述的比值大小可依据终止区t2的宽度w而决定。

另外，须说明的是，当超结半导体元件未设置浮接电极层13时，场绝缘层12的厚度需至少2.5μm，才能避免终止区t2内的电场强度过强而被击穿。但在设置浮接电极层13之后，场绝缘层12的厚度可以降低至少一半。在本发明实施例中，场绝缘层12的厚度可介于0.6μm至2.0μm之间。

在一实施例中，在制造本发明实施例的超结半导体元件1时，浮接电极层13和元件区ar的栅极层154可在经由沉积工艺及蚀刻工艺，而同步完成。据此，浮接电极层13和栅极层154由相同的材料，如：多晶硅构成，且具有大致相同的厚度。相似地，隔离层14可和元件区ar的介电层155经由沉积工艺及蚀刻工艺而同步完成。因此，隔离层14和介电层155的材料相同，且具有大致相同的厚度。

综上所述，本发明所提供的超结半导体元件，通过设置延伸到终止区内的浮接电极层，可扩大终止区内的电场分布范围，从而提高超结半导体元件整体的击穿电压。相较于现有技术而言，本发明的超结半导体元件的浮接电极层结构更简单，却仍可达到提高击穿电压的功效。

此外，由于浮接电极层和栅极层可同步形成，因此在制作本发明实施例的超结半导体元件时，不需要再额外新增其他的工艺步骤。因此，本发明实施例的超结半导体元件的工艺相较于先前技术而言更为简单。

虽然本发明的实施例已公开如上，然本发明并不受限于上述实施例，任何所属技术领域中具有通常知识者，在不脱离本发明所公开的范围内，当可作些许的更动与调整，因此本发明的保护范围应当以后附的权利要求所界定者为准。