背景技术：
改进诸如低侧开关或高侧开关之类的半导体器件是有挑战的。公共源配置允许多n沟道低侧开关或多p沟道高侧开关单片地集成在半导体主体中。半导体主体的不同部分的电气隔离、源与热沉之间的充分热耦合、以及寄生电感的减少在这方面是关键的挑战。本发明的目的是提供改进的半导体器件以及用于其的制造方法。
技术实现要素：
通过独立权利要求的教导实现该目的。在从属权利要求中限定另外的实施例。根据半导体器件的实施例，半导体器件包括半导体主体的第一侧处的第一负载端子接触区域。半导体器件还包括与第一侧相对的半导体主体的第二侧处的第二负载端子接触区域，以及半导体主体的第二侧处的控制端子接触件。延伸通过半导体主体的隔离结构处于第一侧与第二侧之间。隔离结构使半导体主体的第一部分与半导体主体的第二部分电气隔离。半导体主体的第一部分的厚度d1小于半导体主体的第二部分的第二厚度d2。根据制造半导体器件的方法，该方法包括从第一侧向半导体主体中形成沟槽，并且在沟槽中形成第一隔离部分。该方法还包括在与第一侧相对的半导体主体的第二侧处形成掩模图案，并且从第二侧部分地移除半导体主体的未遮掩部分中的半导体主体，由此形成半导体主体的非凹入部分与半导体主体的凹入部分之间的半导体主体的侧面。该方法还包括在半导体主体的侧面上形成第二隔离部分。本领域技术人员在阅读以下详细说明和查看附图时将认识到附加特征和优点。附图说明包括附图以提供对本发明的进一步理解并且附图被并入且构成该说明书的部分。附图图示了本发明的实施例并且连同说明一起用于解释本发明的原理。将容易地领会到本发明的其它实施例和意图的优点，因为它们通过参照以下详细说明而变得更好理解。图1和2是图示根据实施例的半导体器件的示意性横截面视图。图3-4是图示具有半导体主体的第一侧处的负载端子接触区域的不同布置的半导体器件的示意性横截面视图。图5是多沟道绝缘栅场效应晶体管的实施例的顶视图。图6是用于图示根据实施例的制造半导体器件的方法的流程图。图7A-7E是用于图示制造半导体器件的过程的半导体主体的横截面视图。具体实施方式在以下详细说明中，参照附图，附图形成它的部分并且在附图中通过图示的方式示出了其中可以实践本发明的具体实施例。要理解到，可以利用其它实施例并且可以做出结构或逻辑改变而不脱离本发明的范围。例如，针对一个实施例所图示或描述的特征可以用在其它实施例上或者与其它实施例结合使用以得出又一个实施例。意图的是，本发明包括这样的修改和变形。使用具体语言描述示例，其不应当解释为限制随附权利要求的范围。附图没有按照比例并且仅用于图示的目的。出于清楚起见，已经在不同附图中通过对应参照标记指定相同元件，如果没有以其它方式陈述的话。术语“具有”、“含有”、“包含”、“包括”等是开放式的并且术语指示所陈述的结构、元件或特征的存在，但是不排除附加元件或特征的存在。冠词“一”、“一个”和“那个”意图包括多个以及单个，除非上下文以其它方式清楚地指示。术语“电气连接”描述电气连接的元件之间的永久低欧姆连接，例如所涉及的元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电气耦合”包括适配用于信号传输的一个或多个中间元件可以存在于电气耦合的元件之间，例如临时提供第一状态中的低欧姆连接和第二状态中的高欧姆电解耦合的元件。附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”图示了相对掺杂浓度。例如，“n-”意指比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同的相对掺杂浓度的掺杂区不必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。在以下描述中使用的术语“晶片”、“衬底”、“半导体主体”或者“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构要理解为包括硅（Si）、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂和未掺杂的半导体、由基础半导体基底支撑的硅的外延层、以及其它半导体结构。半导体不必是基于硅的。半导体也可以是硅锗（SiGe）、锗（Ge）或砷化镓（GaAs）。根据其它实施例，碳化硅（SiC）或者氮化镓（GaN）可以形成半导体衬底材料。如在该说明书中使用的术语“水平的”意图描述基本上平行于半导体衬底或主体的第一或主表面的取向。这可以例如是晶片或管芯的表面。如在该说明书中使用的术语“竖直的”意图描述基本上布置成垂直于第一表面，即平行于半导体衬底或主体的第一表面的法线方向的取向。在该说明书中，半导体衬底或半导体主体的第二表面被视为通过下或后侧表面形成，而第一表面被视为通过半导体衬底的上、前或主表面形成。如在该说明书中使用的术语“以上”和“以下”因此描述结构特征到另一结构特征的相对位置。在该说明书中，n掺杂被称为第一传导类型，而p掺杂被称为第二传导类型。可替换地，半导体器件可以以相反掺杂关系形成，使得第一传导类型可以是p掺杂的并且第二传导类型可以是n掺杂的。半导体器件可以具有诸如接触垫（或电极）之类的端子接触件，其允许与包括在半导体主体中的集成电路或分立半导体器件进行电气接触。电极可以包括应用到半导体芯片的半导体材料的一个或多个电极金属层。电极金属层可以以任何期望的几何形状和任何期望的材料组成来制造。电极金属层可以例如处于覆盖区域的层的形式。可以将任何期望的金属，例如Cu、Ni、Sn、Au、Ag、Pt、Pd，以及这些金属中的一个或多个的合金用作材料。（多个）电极金属层不需要是同质的或者从仅一种材料制造，也就是说包含在（多个）电极金属层中的材料的各种组成和浓度都是可能的。作为示例，电极层的尺寸可以设计得足够大以与布线键合。在本文公开的实施例中，应用一个或多个传导层，特别是导电层。应当领会到，如“形成”或“应用”任何这样的术语意在字面上涵盖应用层的所有类型和技术。特别地，它们意在涵盖其中作为整体一次性应用层的技术，比如例如层压技术，以及其中以顺序方式沉积层的技术，比如例如溅射、电镀、模塑、CVD（化学气相沉积）、PVD（物理气相沉积）、蒸发、混合物理-化学气相沉积（HPCVD）等。除其它之外，所应用的传导层可以包括诸如Cu或Sn或其合金之类的金属层、传导膏层和键合材料层中的一个或多个。金属层可以是同质层。传导膏可以包括分布在可蒸发或可固化聚合物材料中的金属颗粒，其中膏可以是流体、粘性或蜡状。可以应用键合材料以将半导体芯片电气且机械连接到例如载体或者例如接触夹具。可以使用柔软焊料材料或者特别地能够形成扩散焊料键合的焊料材料，例如包括Sn、SnAg、SnAu、SnCu、In、InAg、InCu和InAu中的一个或多个焊料材料。切分工艺可以用于将晶片划分成单独的芯片。可以应用用于切分的任何技术，例如刀片切分（锯切）、激光切分、蚀刻等。特别地，可以应用使用激光切分的具体技术的隐形切分（stealthdicing）。隐形切分允许抑制切割废料并且因此是用于切割易受污染影响的工作件的适当工艺。另外，干法工艺不要求清洁，并且因此也适用于处理敏感结构，诸如例如MEMS，其易受负载影响。可以通过隐形切分技术实现的另外的益处是高速切分、较高破裂强度、小切口以及低运行成本。在隐形切分技术中，能够传输通过半导体晶片的强度的激光射束被聚焦到半导体晶片内的点上。由于非线性吸收效应，仅半导体晶片内的局域点可以被选择性地激光机械加工，由此可以避免半导体晶片的前表面和后表面的受损。半导体晶片可以通过移动激光射束和半导体晶片的相对位置来切分以便根据期望的切分图案来扫描半导体晶片。半导体主体，例如半导体晶片，可以通过以下来切分：将半导体晶片应用在带（特别是切分带）上，将切分图案（特别是矩形图案）应用到半导体晶片，例如根据以上提及的技术中的一个或多个，并且拉动带，例如沿着带平面中的四个正交方向。通过拉动带，半导体晶片被划分成多个半导体管芯（芯片）。在图1的示意性横截面视图中图示半导体器件的实施例。半导体器件100包括半导体主体106的第一侧104处的第一负载端子接触区域102。第二负载端子接触区域108处于半导体主体106的第二侧110处。控制端子接触区域109处于半导体主体106的第二侧110处。隔离结构112延伸通过第一和第二侧104,110之间的半导体主体106。隔离结构112使半导体主体106的第一部分1061与半导体主体106的第二部分1062电气隔离。半导体主体106的第一部分1061的第一厚度d1小于半导体主体106的第二部分1062的第二厚度d2。半导体主体106可以包括半导体衬底以及没有、一个、两个、三个或甚至更多个可选的（多个）半导体层，例如其上的（多个）外延半导体层。半导体主体106的第二部分1062的厚度d2的范围可以在数十微米到几百微米之间。半导体主体106的第一部分1061的厚度d1可以在5μm到50μm的范围中，例如小于30μm、20μm或15μm。根据实施例，半导体主体106的一个或多个半导体层布置在半导体主体106的半导体衬底与第一负载端子接触区域102之间的第二侧110处。隔离结构112可以包括一个或多个隔离层，例如一个或多个隔离氧化物，例如硅氧化物，（多个）氮化物，例如氮化硅，（多个）高k电介质和（多个）低k电介质。根据实施例，半导体器件100是绝缘栅场效应晶体管（IGFET）。例如，第一负载端子接触区域102可以是源接触区域，第二负载端子接触区域108可以是漏接触区域，并且控制端子接触区域109可以是栅接触区域。在图1中图示的实施例中，功能半导体区，例如p掺杂和/或n掺杂半导体阱和/或p掺杂或n掺杂埋藏半导体层以及包括（多个）栅电介质和（多个）栅电极以及可选的（多个）场电介质和（多个）场电极的平面或沟槽栅结构可以在半导体主体106中形成于第一侧104处，例如通过从第一侧104的适当前端工序（FEOL）工艺。根据实施例，半导体器件100是多沟道绝缘栅场效应晶体管。多沟道绝缘栅场效应晶体管可以是多p沟道高侧开关，其包括公共源端子接触区域、电气分离的多个漏端子接触区域以及电气分离的多个栅端子接触区域。多沟道绝缘栅场效应晶体管还可以是多n沟道低侧开关，其包括公共源端子接触区域、电气分离的多个漏端子接触区域以及电气分离的多个栅端子接触区域。图1中图示的半导体器件100使得能够实现若干技术益处。隔离结构112使得能够实现诸如公共源技术中的多沟道IGFET的不同沟道之类的不同半导体部分的电隔离。鉴于半导体主体106的第一部分1061可以关于其中的功能元件（例如具有厚度小于d1的漂移区带的电气隔离晶体管）来优化，具有比第一部分大的厚度d2的半导体主体106的第二部分1062提供机械强度并且例如构成用于芯片切分的适当半导体部分。此外，半导体器件100可以在不遭受结合薄晶片技术的背侧处理所引起的约束的情况下制造。半导体器件1001的另一实施例在图2的示意性横截面视图中图示。半导体主体106包括半导体衬底118和半导体层117，例如其上的外延半导体层。第二负载端子接触区域108处于邻接第二侧处的半导体主体106的第一表面部分121的半导体主体106的第一部分1061中。控制端子接触区域109处于邻接第二侧110处的半导体主体106的第三表面部分123的半导体主体106的第三部分1063中。半导体主体106的第三部分1063具有小于半导体主体106的第二部分1062的第二厚度d2的第三厚度d3。第三厚度d3等于第一厚度d1。延伸通过半导体主体106的隔离结构112包括从第一侧104处的半导体主体106的表面延伸到第一表面部分121的水平的第一隔离部分1121。隔离结构112还包括从第一表面部分121的水平延伸到第二侧110处的半导体主体106的第二部分1062的第二表面部分122的第二隔离部分1122。根据图2中图示的实施例，第一宽度w1，例如第一隔离部分1121的平均宽度，小于第二宽度w2，例如第二隔离部分1122的平均宽度。根据另一实施例，第一宽度w1等于第二宽度w2。根据又一实施例，第一宽度w1大于第二宽度w2。第一和第二隔离部分1121,1122的隔离材料可以相等或者可以至少部分地彼此不同。根据图2中图示的实施例，第一和第二侧104,110之间的竖直方向y与第一隔离部分1121之间的第一倾斜角α1小于竖直方向y与第二隔离部分1122之间的第二倾斜角α2。第二隔离部分1122可以通过例如间隔物蚀刻工艺形成。根据图2中图示的实施例，相对的第二隔离部分1122，即包括夹在之间的半导体主体106的第二部分1062的第二隔离部分1122，朝向第二侧110引起锥形。半导体主体106的第二部分1062的这样的形状可能例如由蚀刻工艺引起，其中第二表面部分122覆盖有蚀刻掩模以用于蚀刻例如围绕第二表面部分122的未遮掩区域中的半导体主体106。根据另一实施例，第一倾斜角α1等于第二倾斜角α2。根据又一实施例，第一倾斜角α1大于第二倾斜角α2。根据实施例，第一隔离部分1121的相对壁具有关于竖直方向y的相对倾斜，即α1和-α1。这可以通过由于例如处理所致的锥形第一隔离部分1121所引起。半导体器件1001还包括控制电极126，例如沟槽127中的第二侧104处的栅电极。控制电极126通过半导体主体106的第三部分1063电气连接到第二侧110处的控制端子接触区域109。隔层接触件128（例如接触塞或接触线）以及传导布线层部分129（例如布线）电气连接半导体主体106的第三部分1063和半导体主体106的第一部分1061中的控制电极126。半导体器件1001还包括控制电极126和第二侧110之间的沟槽127中的场电极132。根据其它实施例，半导体器件1001可以不包括或者包括甚至多于一个场电极。作为示例，场电极的数目可以依赖于半导体器件1001的阻断电压要求。（多个）控制和可选的场电极可以由（多个）传导材料形成，例如高度掺杂的半导体材料，诸如例如高度掺杂的多晶硅和/或（多个）金属。图2中图示的实施例的控制电极126是由电介质结构131围绕的沟槽127中的栅电极。根据另一实施例，控制电极126是第一负载端子接触区域102与半导体主体106之间的平面栅电极。如图3的半导体器件1002的示意性横截面视图中所图示的，包括半导体主体106的边缘138处的横向面136的半导体主体部分1064的第四厚度d4大于第一厚度d1。边缘138处的横向面136可以通过例如芯片切分工艺形成。第四厚度d4可以等于图1和2中图示的第二厚度d2，例如以用于在处理和切分期间固定半导体主体106的机械稳定性。在图3中图示的实施例中，第一负载端子接触区域102覆盖第一侧104处的半导体主体部分1064。例如如图2中所图示的可选电介质和布线层可以布置在第一负载端子接触区域102与半导体主体部分1064之间。在图4中图示的半导体器件1003的另一实施例中，第一负载端子接触区域102在半导体主体部分1064中至少部分地缺失。图4中图示的第一负载端子接触区域102可以是例如第一侧104处的层结构或传导层的光刻图案化工艺的结果。图5的示意性顶视图是集成在半导体主体106中的多沟道绝缘栅场效应晶体管（IGFET）1004的实施例的图示。IGFET1004是包括第二侧110处的第二负载端子接触区域1081,1082（例如漏端子接触区域）的两沟道IGFET。第二负载端子接触区域1081是IGFET1004的第一沟道的部分。第二负载端子接触区域1092是IGFET1004的第二沟道的部分。IGFET1004还包括第二侧110处的控制端子接触区域1091,1092，例如栅端子接触区域。控制端子接触区域1091是IGFET1004的第一沟道的部分。控制端子接触区域1092是IGFET1004的第二沟道的部分。半导体主体106的第二部分1062布置在相邻接触区域之间，即第二负载端子接触区域1081与每一个控制端子接触区域1091,1092之间，第二负载端子接触区域1082与每一个控制端子接触区域1091,1092之间，以及控制端子接触区域1091,1092之间。沿着线A-A的截面视图的示例分别在图1和2中图示。沿着线B-B的截面视图的示例分别在图3和4中图示。第二部分1062合并到围绕第二负载和控制端子区域1081,1082,1091,1092的半导体主体部分1064中。根据一个实施例，IGFET1004是多p沟道高侧开关。根据另一实施例，IGFET1004是多n沟道低侧开关。制造半导体器件的方法在图6的工艺流程图中示意性地图示。工艺特征S100包括从第一侧向半导体主体中形成沟槽。工艺特征S110包括形成沟槽中的第一隔离部分。工艺特征S120包括形成与第一侧相对的半导体主体的第二侧处的掩模图案。工艺特征S130包括从第二侧部分地移除半导体主体的未遮掩部分中的半导体主体，由此形成半导体主体的非凹入部分与半导体主体的凹入部分之间的半导体主体的侧面。工艺特征S140包括形成半导体主体的侧面上的第二隔离部分。根据实施例，半导体主体被移除直到第一隔离部分。第一隔离部分可以充当例如蚀刻停止件。方法还可以包括形成半导体主体的第一侧处的第一负载端子接触区域，形成半导体主体的第二侧处的第二负载端子接触区域，以及形成半导体主体的第二侧处的控制端子接触件。方法还可以包括在部分地移除半导体主体之前的前端处理。根据实施例，方法还包括切分半导体主体的非凹入部分中的半导体主体。根据实施例，第二隔离部分通过间隔物工艺形成。图7A-7E示意性地图示了依照一个实施例的制造半导体器件的方法。图7A示意性地图示了向半导体主体106中形成沟槽160，例如从第一侧104向半导体晶片中。半导体主体106可以是盘形的并且半导体主体106的直径可以例如等于或大于200或300mm。称为研磨之前切分（DBG）的工艺可以已经在之前的工艺中应用于半导体主体106（没有在图7A-7E中图示）。在DBG工艺中，将凹槽机械加工到第一侧104处的半导体主体106的表面中。凹槽可以具有小于半导体主体106的厚度的深度，例如10-70μm。凹槽可以例如延伸在其中尚未处理半导体主体106的区中的第一侧104处的半导体主体106的表面上。凹槽可以沿着其中半导体主体106将被分割以单分成至少一个半导体芯片的切分线或切分道而延伸。如图7A中所示的半导体主体106可能已经在之前的工艺中薄化（没有在图7A-7E中示出）。对半导体主体106薄化的步骤可以例如在DBG步骤之后执行。所薄化的表面可以例如处于半导体主体106的第二侧110处。沟槽160可以通过蚀刻工艺形成到半导体主体106中，例如使用蚀刻掩模的各向异性蚀刻工艺。另外的FEOL工艺可以在沟槽形成之前和之后实行以形成有源结构，诸如例如包括半导体阱或埋藏半导体层、电极、电介质和布线层级的集成电路或器件。在IGFET形成的情况下，FEOL工艺的示例包括形成高度掺杂的源区、主体区、平面和/或沟槽栅电极、电介质和布线层级，例如如在图1和2中的第一侧104处所图示的。电介质、诸如图案化或非图案化金属化层之类的布线层级可以例如布置在第一侧104处的区域161中。对第一侧104的处理可以在可选的对半导体主体106的第二侧110的薄化之前或之后实行。所薄化的层可以例如处于半导体主体106的第一侧104处。在该情况下，首先对半导体主体106的第一侧薄化，然后处理前侧以形成有源结构，并且可选地将凹槽机械加工到第一侧104处的半导体主体106的表面中。对半导体主体106的薄化可以包括机械薄化（例如研磨）、化学机械抛光（CMP）和湿法蚀刻中的至少一个。对半导体主体106的薄化还可以包括全部前述工艺。薄化可以例如包括机械薄化和随后的损坏蚀刻工艺。半导体晶片的整个主表面可以经受薄化。在DBG研磨和薄化这两个（可选）工艺之后，半导体主体106可以具有范围在数十微米到数百微米之间的厚度d2，例如在50μm和700μm之间或者在100μm和700μm之间或者在100μm和500μm之间。图7B的示意性截面视图图示了形成沟槽160中的第一隔离部分1121的工艺。第一隔离部分1121可以通过实行更多电介质层形成技术，例如化学气相沉积（CVD）或诸如例如氧化物之类的电介质的热生长而形成。参照图7C的示意性横截面视图，掩模结构162，例如聚合物结构或硬掩模结构，形成在第二侧110处的半导体主体106的表面上。在图7C中，掩模结构162可以由通过诸如旋涂、预烤抗蚀剂涂覆的半导体主体、对光致抗蚀剂的光刻图案化、以及硬烤（固化）抗蚀剂之类的技术来将聚合物应用在第二侧110处的半导体主体106的表面上而形成。掩模结构162可以例如包括酰亚胺、特别是光致酰亚胺、光致抗蚀剂、热固性材料或热塑性材料。根据其它实施例，掩模结构162可以通过硬掩模的光刻图案化而形成，例如诸如氧化物掩模之类的电介质掩模。掩模结构162可以例如使用至少一个平版印刷术（lithography）而形成，特别是光刻、印刷和分发。掩模结构162可以包括与图7C中图示的掩模部分相似的多个掩模部分。掩模结构162的掩模部分可以形成在如图7C中所图示的相邻沟槽160中。掩模结构162的掩模部分可以对应于例如IGFET沟道的不同端子之间的隔离部分和切分道并且覆盖它们。图7D的示意性横截面视图图示从第二侧110部分地移除半导体主体106的未遮掩部分中的半导体主体106的工艺，由此形成半导体主体106的非凹入部分与半导体主体106的凹入部分之间的半导体主体106的侧面164。通过这样做，半导体主体106在第二侧110处的掩模结构162外部的区中选择性地薄化，而其中布置掩模结构162的半导体主体106的区保持不改变。通过移除第二侧110的暴露部分处的半导体主体材料，第二侧110处的半导体主体106的表面在其水平方面被结构化，即不是平坦的。可以存在第一区和第二区，其中第一区的水平和第二区的水平不同。在图7D的实施例的情况下，移除第二侧110处的暴露部分处的半导体主体材料使得第一和第二部分1061,1063具有比掩模结构162所覆盖的第二部分1062的第二厚度d2小的厚度d1。第二部分1062向半导体主体106并且最终还向切分芯片提供机械强度和刚性。这允许将例如如图1-5中所图示的半导体器件制造为具有例如其中可以定位有源结构的第一和第三部分1061,1063之类的区中的小厚度d2。当移除例如第二侧110处的暴露部分处的半导体主体材料时，第一隔离部分1121可以充当停止层。移除半导体主体106的暴露第二侧104处的半导体材料可以通过蚀刻实行，例如特别地通过干法蚀刻或湿法蚀刻。用于干法蚀刻的一个示例是等离子体蚀刻。图7E的示意性横截面视图图示形成半导体主体106的侧面164上的第二隔离部分1122的工艺。第二隔离部分1122可以通过实行更多电介质层形成技术例如化学气相沉积（CVD）或诸如例如氧化物之类的电介质的热生长而形成。尽管在不同工艺中制造，但是第一和第二隔离部分1121,1122可以包括相同隔离材料，例如氧化物。第一和第二隔离部分还可以关于隔离材料至少部分地不同。根据实施例，第二隔离部分1122通过间隔物工艺形成，例如通过第二侧110处的半导体主体106上的（多个）电介质层形成，接着是间隔物蚀刻工艺将第二隔离部分1122留作间隔物蚀刻工艺的剩余物而同时移除其它部分中的（多个）电介质层，例如第二侧110处的半导体主体106上的平坦表面部分。掩模结构162可以在第二隔离部分1122形成之前或之后移除。接着将是第二侧110处的另外的工艺，例如如图1-5中所图示的接触区域的形成或者芯片键合工艺。除其它之外，在图6和7A-7E中图示的方法允许制造例如如图1-5中所图示的半导体器件。半导体主体106的第一侧104可以例如通过胶合、焊接或烧结附连在载体上。在半导体器件100通过焊接附连的情况下，软焊料或扩散焊料可以用于附连半导体器件100。半导体主体106可以例如利用第二侧110附连在载体上。载体可以例如是引线框、诸如例如DCB（直接铜键合）陶瓷衬底之类的陶瓷衬底和印刷电路板（PCB）中的一个。尽管已经在本文中描述和图示了具体实施例，但是本领域普通技术人员将领会到，各种可替换和/或等同实现方案可以替换所示出和描述的具体实施例而不脱离本发明的范围。本申请意图涵盖本文讨论的具体实施例的任何适配或变形。因此，本发明意图仅受权利要求及其等同方案限制。