半导体封装组件及其制造方法与流程

本发明有关于半导体封装组件(semiconductor package assembly)，特别有关于三维(three-dimension,3D)半导体封装组件及其制造方法。

背景技术：

为达到电子产品的小型化与多功能性的要求，半导体产业经历了连续且快速地成长。已将集成密度(integration density)提高，使得更多晶片(die)或晶粒(chip)可整合于半导体封装内，如二维(2D)半导体封装。然而，二维半导体封装有物理限制，例如当多于两个具有各种功能的晶片放入二维半导体装置中，会变得难以发展必要的更复杂的设计及布局。

虽然已发展出且广泛使用三维(3D)集成电路及堆叠晶片，然而整合于传统的三维半导体封装内的晶片被限制为相同尺寸。再者，三维半导体封装技术也遭遇各种可能导致制造良率下降的问题。

因此，需要发展可以减缓或消除上述问题的半导体封装组件及其制造方法。

技术实现要素：

本发明的一些实施例的半导体封装组件包含第一半导体封装。第一半导体封装包含第一半导体晶片，第一重布层结构与第一半导体晶片耦接。半导体封装组件也包含第二半导体封装与第一半导体封装接合。第二半导体封装包含第二半导体晶片，第二半导体晶片的主动面朝向第一半导体晶片的主动 面，第二重布层结构与第二半导体晶片耦接，第一重布层结构位于第一半导体晶片与第二重布层结构之间。

本发明的另一些实施例的半导体封装组件包含第一封装。第一封装包含第一元件，第一重布层结构与第一元件耦接。半导体封装组件也包含第二封装与第一封装接合，第二封装包含第二元件，第二重布层结构与第二元件耦接，第一重布层结构位于第一元件与第二重布层结构之间。

本发明的一些实施例的半导体封装组件的制造方法包含形成第一半导体封装。第一半导体封装包含第一半导体晶片，第一重布层结构与第一半导体晶片耦接。半导体封装组件的制造方法也包含形成第二半导体封装，第二半导体封装包含第二半导体晶片，第二半导体晶片的主动面朝向第一半导体晶片的主动面，第二重布层结构与第二半导体晶片耦接。半导体封装组件的制造方法更包含将第二半导体封装接合至第一半导体封装，第一重布层结构位于第一半导体晶片与第二重布层结构之间。

上述半导体封装组件及其制造方法使得利用半导体封装组件制作出的电子产品的尺寸可缩减。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

【附图说明】

图1A至1C为根据本发明一些实施例的半导体封装组件制造方法的各阶段的剖面示意图。

图2A至2C为根据本发明一些实施例的半导体封装组件制造方法的各阶段的剖面示意图。

图3A至3E为根据本发明一些实施例的半导体封装组件制造方法的各阶段的剖面示意图。

图4为根据本发明一些实施例的半导体封装组件的剖面示意图。

图5为根据本发明一些实施例的半导体封装组件的剖面示意图。

【具体实施方式】

以下的揭露内容提供许多不同的实施例或范例以及图式，然而，这些仅是用以说明本发明的原理，且并非用以限制本发明的范围。本发明的范围以权利要求书决定。附图的描述仅用于理解本发明，并非用于限制本发明。为了说明的目的，在附图中的一些元件的尺寸可能会放大且并未依照实际比例来绘制。附图中的尺寸和相对尺寸可能不对应于本发明实际应用中的真实尺寸。

本发明的实施例提供三维(3D)系统级封装(system-in-package,SIP)半导体封装组件。半导体封装组件是整合多于两个元件或晶片，使得利用半导体封装组件制作出的电子产品的尺寸可缩减，这些元件或晶片是分别被制造且接续被整合于半导体封装组件内，因此元件或晶片的尺寸及/或功能并不受限为相同的，半导体封装组件的设计弹性大幅地提升。再者，预先测试这些元件或晶片，以确保半导体封装组件仅包含良好的元件或晶片，由于多个缺陷的元件或晶片而造成良率损失的问题显著地减少或消除，因此，降低了半导体封装组件的制造成本。

图1A至1C为根据本发明一些实施例的半导体封装组件制造方法的各阶段的剖面示意图。在图1A至1C描述的各阶段之前、期间及/或之后，可提供一些额外的操作步骤。描述的一些阶段可依据不同实施例被代替或省略，额外的特征部件可加入半导体封装中。以下描述的一些特征部件可依据 不同实施例被代替或省略。

如图1A所示，提供第一承载基底(carrier substrate)100A。在一些实施例中，第一承载基底100A为晶圆(wafer)或板材(panel)，第一承载基底100A可包含玻璃或其他适合的支撑材料。

如图1A所示，多个第一元件110A接合(bonded)至第一承载基底100A之上。根据本发明一些实施例，第一元件110A为已知良好(known-good)的元件，换句话说，没有缺陷的元件接合至第一承载基底100A之上。在一些实施例中，第一元件110A和第一承载基底100A通过粘着层(adhesive layer)(例如胶(glue)或其他适合的粘着材料)贴附在一起。

在一些实施例中，第一元件110A为主动元件且可被称为第一半导体晶片(或晶粒)110A，第一半导体晶片110A可包含电晶体或其他适合的主动元件，例如第一半导体晶片110A可为逻辑晶片(logic die)，其包含中央处理单元(central processing unit,CPU)、图像处理单元(graphics processing unit,GPU)、动态随机存取存储器(dynamic random access memory,DRAM)控制器或者其任意组合。在一些其他实施例中，第一元件110A为被动元件，例如整合被动元件(integrated passive device,IPD)，第一元件110A可包含多个电容、电阻、电感、变容二极体或其他适合的被动元件。

如图1B所示，第一模塑料(molding compound)120A形成于第一承载基底100A之上，第一模塑料120A围绕第一元件110A的多个侧壁(sidewall)，而未覆盖第一元件110A的顶表面和底表面。

在一些实施例中，第一模塑料120A由非导电性材料(例如环氧化物(epoxy)、树脂(resin)、可塑形聚合物(moldable polymer)或其他适合的模塑材料)所形成。在一些实施例中，可在大体上为液态时涂布第一模塑料120A，并经由化学反应固化第一模塑料120A。在一些实施例中，第一模塑料120A 可为紫外光(ultraviolet,UV)或热固化聚合物的胶体或具延展性的固体，且可经由紫外光或热固化制程来固化。第一模塑料120A亦可使用模具来固化。

在一些实施例中，沉积的(deposited)第一模塑料120A覆盖第一元件110A的顶表面，接着实施研磨(grinding)制程以薄化(thin)沉积的第一模塑料120A，结果薄化的第一模塑料120A露出第一元件110A的顶表面。在一些实施例中，第一模塑料120A的顶表面和底表面分别与第一元件110A的顶表面和底表面共平面。

如图1C所示，第一重布层(redistribution layer,RDL)结构130A(亦被称为扇出(fan-out)结构)形成于第一模塑料120A之上且与第一元件110A耦接，结果形成第一(半导体)封装A。在一些实施例中，第一(半导体)封装A为晶圆级(wafer-level)扇出封装。

第一重布层结构130A覆盖第一模塑料120A且可直接接触第一模塑料120A。在一些实施例中，第一重布层结构130A可包含一或多个导电线路(conductive trace)140A，设置于金属层间介电(inter-metal dielectric,IMD)层150A中且被金属层间介电层150A围绕。第一元件110A电性连接至第一重布层结构130A的导电线路140A。金属层间介电层150A可包含多个子介电(sub-dielectric)层连续堆叠于第一模塑料120A和第一元件110A上，例如导电线路140A的第一层级(layer-level)位于子介电层的第一层级之上且被子介电层的第二层级覆盖，导电线路140A的第二层级位于子介电层的第二层级之上且被子介电层的第三层级覆盖。

在一些实施例中，金属层间介电层150A可由有机材料(包含聚合基材料)、无机材料(包含氮化硅(SiNx)、氧化硅(SiOx)、石墨烯(graphene))或类似的材料形成。在一些实施例中，金属层间介电层150A是高介电常数(high-k，k是介电层的介电常数)介电层。在一些实施例中，金属层间介电层150A可 由光敏感材料形成，其包含干膜光阻(dry film photoresist)或胶膜(taping film)。

导电线路140A的导电垫(pad)部分从第一重布层结构130A的顶表面露出，例如导电线路140A的导电垫部分由金属层间介电层150A的开口露出，且连接至后续形成的导电元件。应理解的是，绘示于图中的导电线路140A和金属层间介电层150A的数量和配置仅为范例且并不局限本发明。

图2A至2C为根据本发明一些实施例的半导体封装组件制造方法的各阶段的剖面示意图。在图2A至2C描述的各阶段之前、期间及/或之后，可提供一些额外的操作步骤。描述的一些阶段可依据不同实施例被代替或省略，额外的特征部件可加入半导体封装中。以下描述的一些特征部件可依据不同实施例被代替或省略。

如图2A所示，提供第二承载基底100B。在一些实施例中，第二承载基底100B为晶圆或板材，第二承载基底100B可包含玻璃或其他适合的支撑材料。

如图2A所示，多个导孔/导孔电极(via)160形成于第二承载基底100B之上。导孔160可为中介穿孔/中介穿孔电极(through interposer via,TIV)。在一些实施例中，导孔160为铜柱(pillar)或其他适合的导电结构。在一些实施例中，导孔160是通过电镀(electroplating)制程或其他适合的制程形成。

如图2A所示，多个第二元件110B接合至第二承载基底100B之上。根据本发明一些实施例，第二元件110B为已知良好的元件，换句话说，没有缺陷的元件接合至第二承载基底100B之上。在一些实施例中，第二元件110B和第二承载基底100B通过粘着层(例如胶或其他适合的粘着材料)贴附在一起。在一些实施例中，每个第二元件110B是位于导孔160的其中两者之间，在一些实施例中，一或多个导孔160是位于第二元件110B的其中两 者之间。

在一些实施例中，第二元件110B为主动元件且可被称为第二半导体晶片(或晶粒)110B，第二半导体晶片110B可包含电晶体或其他适合的主动元件，例如第二半导体晶片110B可为逻辑晶片包含中央处理单元、图像处理单元、动态随机存取存储器控制器或者其任意组合。在一些其他实施例中，第二元件110B为被动元件，例如整合被动元件，第二元件110B可包含多个电容、电阻、电感、变容二极体或其他适合的被动元件。

如图2B所示，第二模塑料120B形成于第二承载基底100B之上，第二模塑料120B围绕导孔160和第二元件110B的多个侧壁，而未覆盖第二元件110B和导孔160的顶表面和底表面。也就是说，导孔160穿透或贯穿第二模塑料120B。

在一些实施例中，第二模塑料120B由非导电性材料(例如环氧化物、树脂、可塑形聚合物或其他适合的模塑材料)所形成。在一些实施例中，可在大体上为液态时涂布第二模塑料120B，并经由化学反应固化第二模塑料120B。在一些实施例中，第二模塑料120B可为紫外光或热固化聚合物的胶体或具延展性的固体，且可经由紫外光或热固化制程来固化。第二模塑料120B亦可使用模具来固化。

在一些实施例中，沉积的第二模塑料120B覆盖第二元件110B与导孔160的顶表面，接着实施研磨制程以薄化沉积的第二模塑料120B，结果薄化的第二模塑料120B露出第二元件110B和导孔160的顶表面。在一些实施例中，第二模塑料120B的顶表面和底表面分别与第二元件110B的顶表面和底表面共平面。在一些实施例中，第二模塑料120B的顶表面和底表面分别与导孔160的顶表面和底表面共平面。

根据本发明一些实施例，在将第二元件110B接合至第二承载基底100B 上之前，预先地薄化第二元件110B，结果使第二元件110B和导孔160大体上具有相同的厚度，进而有利于露出第二元件110B和导孔160。举例来说，将半导体晶圆薄化且接续地切割成半导体晶片(或晶粒)，以形成第二元件110B。第二元件110B可藉由机械研磨(mechanical grinding)制程、化学机械研磨(chemical mechanical polishing)制程、铣削(milling)制程或其他适合的制程薄化。

如图2C所示，第二重布层结构130B形成于第二模塑料120B之上且与第二元件110B和导孔160耦接，第二重布层结构130B覆盖第二模塑料120B且可直接接触第二模塑料120B。在一些实施例中，第二重布层结构130B可包含一或多个导电线路140B设置于金属层间介电层150B中且被金属层间介电层150B围绕。第二元件110B电性连接至第二重布层结构130B的导电线路140B。导电线路140B的导电垫部分从第二重布层结构130B的顶表面露出。第二重布层结构130B的结构可相似或相同于第一重布层结构130A的结构，如前述的详细内容。应理解的是，绘示于图中的导电线路140B和金属层间介电层150B的数量和配置仅为范例且并不局限本发明。

如图2C所示，多个导电结构170形成于第二重布层结构130B之上，导电结构170电性连接至导电线路140B的导电垫部分，结果形成第二(半导体)封装B。在一些实施例中第二(半导体)封装B为晶圆级扇出封装。

在一些实施例中，导电结构170可为导电柱、导电凸块(bump)(例如微凸块)、导电膏/胶(paste/glue)或其他适合的导电结构。导电结构170可包含铜、焊料(solder)或其他适合的导电材料，例如导电结构170可为以焊料层覆盖的铜柱。

图3A至3E为根据本发明一些实施例的半导体封装组件制造方法的各阶段的剖面示意图。在图3A至3E描述的各阶段之前、期间及/或之后，可 提供一些额外的操作步骤。描述的一些阶段可依据不同实施例被代替或省略，额外的特征部件可加入半导体封装中。以下描述的一些特征部件可依据不同实施例被代替或省略。

如图3A所示，第二封装B接合至第一封装A，使第一重布层结构130A位于第一元件110A与第二重布层结构130B之间。导电结构170位于第一重布层结构130A与第二重布层结构130B之间，且与第一重布层结构130A和第二重布层结构130B耦接。第一重布层结构130A的导电线路140A通过导电结构170电性连接至第二重布层结构130B的导电线路140B，例如导电结构170直接接触导电线路140A与导电线路140B的导电垫部分。在一些实施例中，第一元件110A的主动面朝向第二元件110B的主动面。

根据本发明的一些实施例，第一封装A与第二封装B通过粘着层180接合在一起，粘着层180填充第一重布层结构130A与第二重布层结构130B之间的空间。在一些实施例中，粘着层180围绕导电结构170。在一些实施例中，粘着层180由环氧树脂、丁基环丁烷(butyl cyclobutane,BCB)、环氧氯丙烷(epoxy chloropropane,ECP)或其他适合的粘着材料形成。

如图3B所示，将第二承载基底100B从第二封装B移除，结果露出第二元件110B和导孔160，而第二元件110B与导孔160的侧壁仍被第二模塑料120B围绕。在一些实施例中，消除用来接合第二元件110B和第二承载基底100B的粘着层的黏性，以剥离(debond)第二承载基底100B。

如图3C所示，导电元件190形成于远离第一封装A的第二封装B之上，换句话说，导电元件190和第一封装A是位于第二封装B的两个相反侧，第二元件110B是位于第二重布层结构130B与导电元件190之间。

在一些实施例中，导电元件190通过导孔160及第二重布层结构130B电性连接或耦接至第二元件110B。在一些实施例中，导电元件190通过导 孔160、第二重布层结构130B、导电结构170及第一重布层结构130A更进一步电性连接至第一元件110A。

在一些实施例中，导电元件190由重布层结构200和形成于重布层结构200之上的导电结构210所构成。在一些实施例中，重布层结构200包含一或多个导电线路220设置于金属层间介电层230中且被金属层间介电层230围绕，导电线路220的导电垫部分从重布层结构200的顶表面露出。重布层结构200的结构可相似或相同于第一重布层结构130A，如前述的详细内容。

导电结构210电性连接露出的导电线路220的导电垫部分，导孔160通过导电线路220电性连接或耦接至导电结构210。在一些实施例中，导电结构210为接合球(bonding ball)(例如焊球(solder ball))或其他适合的导电材料。应理解的是，绘示于图中的导电结构210和导电线路220的数量和配置仅为范例且并不局限本发明。

在一些其他实施例中，导电元件190由导电结构210形成。导孔160直接电性连接至导电结构210，导孔160可通过一或多层导电层电性连接至导电结构210。

如图3D所示，将第一承载基底100A从第一封装A移除，结果露出第一元件110A，而第一元件110A的侧壁仍被第一模塑料120A围绕。在一些实施例中，消除用来接合第一元件110A和第一承载基底100A的粘着层的黏性，以剥离第一承载基底100A。

之后，在接合的第一封装A与第二封装B上实施单体化(singulation)制程，沿切割道(scribe line)L切开或分割接合的第一封装A与第二封装B，以将接合的第一封装A与第二封装B分离成多个半导体封装组件300。半导体封装组件300是系统级封装半导体封装组件，且晶圆级扇出封装整合于半导体封装组件300中。

如图3E所示，每个半导体封装组件300包含一个第一元件110A和两个第二元件110B，半导体封装组件300可包含多于两个的第二元件110B。在一些实施例中，第一元件110A的尺寸不同于第二元件110B的尺寸，例如第一元件110A的尺寸大于第二元件110B的尺寸。在一些实施例中，多个第二元件110B为相同尺寸。在一些其他实施例中，多个第二元件110B为不同尺寸。

在一些实施例中，第一元件110A与第二元件110B具有相同功能，因此半导体封装组件300是同质整合(homogeneous integration)。在一些其他实施例中，第一元件110A的功能不同于一或多个第二元件110B的功能，因此半导体封装组件300为异质整合(heterogeneous integration)。

在一些实施例中，第一元件110A与第二元件110B的其中一者为系统单晶片(system-on-chip,SOC)，且第一元件110A与第二元件110B的其中另一者为动态随机存取存储器。在一些实施例中，第一元件110A与第二元件110B的其中一者为应用处理器(application processor,AP)，且第一元件110A与第二元件110B的其中另一者为数字处理器(digital processor,DP)。在一些实施例中，第一元件110A与第二元件110B的其中一者为基频(baseband)元件，且第一元件110A与第二元件110B的其中另一者为射频(radio frequency,RF)元件。

举例来说，在一些实施例中，第一元件110A为主动元件，而多个第二元件110B为有相同或不同功能的被动元件。在一些实施例中，第一元件110A和其中一个第二元件110B是具有相同或不同功能的主动元件，而其他的第二元件110B是被动元件。在一些其他实施例中，第一元件110A和多个第二元件110是具有各种不同功能的主动元件。

或者，在一些实施例中，第一元件110A是被动元件，而多个第二元件 110B是具有相同或不同功能的主动元件。在一些实施例中，第一元件110A和其中一个第二元件110B是具有相同或不同功能的被动元件，而其他的第二元件110B是主动元件。

可于本发明的实施例作许多变更和修改。图4和5为根据本发明一些实施例的半导体封装组件的剖面示意图。为简化，图4和5中相同于图3E中的部件使用相同的标号并省略其说明。

请参照图4，绘示出半导体封装组件400，半导体封装组件400与图3E所示的半导体封装组件300相似，半导体封装组件300与半导体封装组件400之间主要的不同处在于半导体封装组件300包含一个第一元件110A，而半导体封装组件400包含两个第一元件110A。半导体封装组件400可包含多于两个第一元件110A。

在一些实施例中，多个第一元件110A具有相同的尺寸。在一些其他实施例中，多个第一元件110A具有不同的尺寸。在一些实施例中，第一元件110A的尺寸不同于第二元件110B的尺寸，例如第一元件110A的尺寸大于第二元件110B的尺寸。在一些实施例中，多个第一元件110A具有相同的功能，在一些其他实施例中，多个第一元件110A具有不同的功能。

请参照图5，绘示出半导体封装组件500，半导体封装组件500与图3E所示的半导体封装组件300相似，半导体封装组件300与半导体封装组件500之间主要的不同处在于半导体封装组件300的导孔160是形成于第二封装B内，而半导体封装组件500的导孔160是形成于第一封装A内，结果半导体封装组件300的导电元件190是形成于第二封装B之上，而半导体封装组件500的导电元件190是形成于第一封装A之上。

于图5中，导孔160穿透第一模塑料120A且电性连接或耦接至第一重布层结构130A，导电元件190和第二封装B是位于第一封装A的两个相反 侧，第一元件110A是位于第一重布层结构130A与导电元件190之间。

本发明根据一些实施例的半导体封装组件及其制造方法提供各种优点。根据前述的一些实施例，多于两个元件或晶片可整合于单一半导体封装组件内，这些元件或晶片是在不同的制程中制造且为已知良好的元件或晶片，因此，这些元件或晶片的尺寸及/或功能并未被局限，进而有利于改善设计的弹性，且半导体封装组件的制造良率更进一步显著地提升。

虽然本发明的实施例及其优点已揭露如上，但应理解的是，本发明并未局限于揭露的实施例。任何所属技术领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当以权利要求所界定为准。凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。