鳍式场效应晶体管及其制造方法与流程

本发明的实施例涉及集成电路器件，更具体地，涉及鳍式场效应晶体管及其制造方法。

背景技术：

随着半导体器件尺寸持续不断地按比例缩小，诸如鳍式场效应晶体管(FinFET)的三维多栅极结构已发展到代替平面互补金属氧化物半导体(CMOS)器件。FinFET的结构部件是从衬底的表面垂直延伸的硅基鳍，并且包裹由鳍形成的导电沟道的栅极进一步提供了对沟道的更好的电控制。

在FinFET的制造期间，鳍轮廓对于工艺窗口是非常重要的。当前的FinFET工艺可能遭受负载效应和鳍弯曲问题。

技术实现要素：

本发明的实施例提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，包括至少一个半导体鳍，所述半导体鳍包括分布在所述半导体鳍中的至少一个调制部分；多个绝缘体，设置在所述衬底上，所述绝缘体夹着所述半导体鳍；栅极堆叠件，设置在部分所述半导体鳍上方和部分所述绝缘体上方；以及应变材料，覆盖由所述栅极堆叠件显露的部分所述半导体鳍。

本发明的另一实施例提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，包括多个半导体鳍，所述半导体鳍包括至少一个有源鳍和设置在所述有源鳍的两个相对侧处的多个伪鳍，所述有源鳍包括分布在所述有源鳍中的至少一个调制部分；多个绝缘体，设置在所述衬底上，所述半导体鳍由所述绝缘体绝缘；栅极堆叠件，设置在部分所述半导体鳍上方和部分所述绝缘体上方；以及应变材料，覆盖由所述栅极堆叠件显露的部分所述有源鳍。

本发明的又一实施例提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：提供衬底，所述衬底包括分布在所述衬底中的至少一种调制材料；图案化所述衬底以在所述衬底中形成沟槽并且在所述沟槽之间形成至少一个半导体鳍，所述半导体鳍包括分布在所述半导体鳍中的至少一个调制部分；在所述沟槽中形成多个绝缘体；在部分所述半导体鳍上方和部分所述绝缘体上方形成栅极堆叠件；以及在由所述栅极堆叠件显露的部分有源鳍上方形成应变材料。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的示出用于制造FinFET的方法的流程图。

图2A至图2H是根据一些实施例的用于制造FinFET的方法的立体图。

图3A至图3H是根据一些实施例的用于制造FinFET的方法的截面图。

图4至图8是根据一些实施例的示出半导体鳍的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

本发明的实施例描述了FinFET的示例性制造工艺和由其制造的FinFET。在本发明的某些实施例中，可以在块状硅衬底上形成FinFET。仍然可选地，可以在绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底上形成FinFET。同样根据一些实施例，硅衬底可以包括其它导电层或诸如晶体管、二极管等的其它半导体元件。实施例不限于这个上下文。

参照图1，示出了根据本发明的一些实施例的示出用于制造FinFET的方法的流程图。该方法至少包括步骤S10、步骤S12、步骤S14和步骤S16。首先，在步骤S10中，提供了衬底并且在其上形成至少一个半导体鳍，其中，半导体鳍包括分布在其中的至少一个调制部分。之后，在步骤S12中，在衬底上形成绝缘体并且由绝缘体夹着半导体鳍。例如，绝缘体是浅沟槽隔离(STI)结构。之后，在步骤S14中，在部分半导体鳍上方和部分绝缘体上方形成栅极堆叠件；在步骤S16中，在部分半导体鳍上形成应变材料。如图1示出的，在栅极堆叠件的形成之后形成应变材料。然而，栅极堆叠件(步骤S14)和应变材料(步骤S16)的形成顺序不限于本发明。

图2A是处于制造方法的各个阶段的一个的FinFET的立体图，以及图3A是沿着图2A的线I-I’截取的FinFET的截面图。在图1的步骤S10中并且如图2A和图3A所示，提供了衬底200。在一个实施例中，衬底200包括晶体硅衬底(例如，晶圆)。根据设计需求(例如，p-型衬底或n-型衬底)，衬底200可以包括各个掺杂的区域。在一些实施例中，该掺杂的区域可以掺杂有p-型或n-型掺杂剂。例如，该掺杂的区域可以掺杂有诸如硼或BF₂的p-型掺杂剂；诸如磷或砷的n-型掺杂剂；和/或它们的组合。掺杂的区域可以配置为用于n-型FinFET或可选地配置为用于p-型FinFET。在一些可选实施中，衬底200可以由诸如金刚石或锗的一些其它合适的元素半导体；诸如砷化镓、碳化硅、砷化铟或磷化铟的合适的化合物半导体；或诸如碳化硅锗、磷砷化镓或磷化镓铟的合适的合金半导体制成。

如图2A和图3A所示，衬底200包括分布在其中的两种调制材料M1和M2，其中，例如，调制材料M1和M2是通过离子注入形成的注入区域或通过原子层沉积(ALD)形成的半导体层。在一些实施例中，调制材料M1和M2的材料包括氧化硅锗(SiGeO_x，0<x)、硅锗(SiGe)、氧化硅(SiO_x，0<x)、磷化硅(SiP)、磷酸硅(SiPO_x，0<x<1)或它们的组合。例如，调制材料M1的厚度在从约1nm至约50nm的范围，并且调制材料M2的厚度在从约1nm至约50nm的范围。在一些实施例中，通过适当地控制注入剂量和注入深度，可以通过离子注入在衬底200的不同位置处形成调制材料M1、M2。在一些可选实施例中，沉积的调制材料M1和M2之间的外延层(例如，硅外延层)可以通过外延工艺形成。

在一个实施例中，在衬底200上依次形成垫层202a和掩模层202b。例如，垫层202a可以是通过热氧化工艺形成的氧化硅薄膜。垫层202a可以用作衬底200和掩模层202b之间的粘合层。垫层202a也可以用作蚀刻掩模层202b的蚀刻停止层。在至少一个实施例中，例如，掩模层202b是通过低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)形成的氮化硅层。掩模层202b用作随后的光刻工艺期间的硬掩模。在掩模层202b上形成具有预定的图案的图案化的光刻胶层204。

图2B是处于制造方法的各个阶段的一个的FinFET的立体图，以及图3B是沿着图2B的线I-I’截取的FinFET的截面图。在图1的步骤S10中并且如图2A至图2B和图3A至图3B所示，依次蚀刻未由图案化的光刻胶层204覆盖的掩模层202b和垫层202a以形成图案化的掩模层202b’和图案化的垫层202a’从而暴露下面的衬底200。通过使用图案化的掩模层202b’、图案化的垫层202a’和图案化的光刻胶层204作为掩模，暴露并且蚀刻部分衬底200以形成沟槽206和半导体鳍208。半导体鳍208由图案化的掩模层202b’、图案化的垫层202a’和图案化的光刻胶层204覆盖。两个邻近的沟槽206间隔开间隔S。例如，沟槽206之间的间隔S可以小于约30nm。换句话说，两个邻近的沟槽206由相应的半导体鳍208间隔开。

半导体鳍208的高度和沟槽206的深度在从约5nm至约500nm的范围。在形成沟槽206和半导体鳍208之后，之后去除图案化的光刻胶层204。在一个实施例中，可以实施清洗工艺以去除半导体衬底200a和半导体鳍208的原生氧化物。可以使用稀释的氢氟(DHF)酸或其它合适的清洗液实施清洗工艺。

在实施上述鳍蚀刻工艺之后，包括分布在其中的两个调制部分MP1和MP2的半导体鳍208形成在衬底200a上方。调制部分MP1和MP2的材料和厚度与调制材料M1和M2的材料和厚度基本相同。然而，调制部分MP1和MP2的数量不限于本发明。例如，每个半导体鳍208均可以具有一个或多于两个调制部分。例如，调制部分MP1和衬底200a之间的最小距离在从500nm至1000nm的范围并且调制部分MP2和衬底200a之间的最小距离在从5nm至500nm的范围。此外，部分MP1和MP2的位置不限于本发明。本领域技术人员可以根据设计需求改变半导体鳍208中的调制部分的数量和位置。

调制部分MP1和MP2可以调制或稳定半导体鳍208的特性。例如，调制部分MP1和MP2有助于控制鳍高度、应力、电特性等。因此，在其中具有调制部分MP1和MP2的半导体鳍208可以改进晶圆分析和测试(WAT)结果。

如图2B和图3B所示，半导体鳍208包括至少一个有源鳍208A和设置在有源鳍208A的两侧处的一对伪鳍208D。换句话说，一个伪鳍208D设置在有源鳍208A的一侧并且另一个伪鳍208D设置在有源鳍208A的另一侧。在一些实施例中，有源鳍208A的高度和伪鳍208D的高度基本相同。例如，有源鳍208A和伪鳍208D的高度介于约10埃至约100埃之间。伪鳍208D可以保护有源鳍208A免受由连续的沉积工艺引起的鳍弯曲问题。此外，在鳍蚀刻工艺期间，伪鳍208D可以防止有源鳍208A受到负载效应的严重影响。

图2C是处于制造方法的各个阶段的一个的FinFET的立体图，以及图3C是沿着图2C的线I-I’截取的FinFET的截面图。在图1的步骤S12中以及如图2B至图2C和图3B至图3C所示，在衬底200a上方形成绝缘材料210以覆盖半导体鳍208并且填充沟槽206。除了半导体鳍208之外，绝缘材料210进一步覆盖图案化的垫层202a’和图案化的掩模层202b’。绝缘材料210可以包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料。可以通过高密度等离子体化学汽相沉积(HPD-CVD)、次大气压CVD(SACVD)或旋涂形成绝缘材料210。

图2D是处于制造方法的各个阶段的一个的FinFET的立体图，以及图3D是沿着图2D的线I-I’截取的FinFET的截面图。在图1的步骤S12中以及如图2C至2D和图3C至图3D所示，例如，实施化学机械抛光工艺以去除部分绝缘材料210、图案化的掩模层202b’和图案化的垫层202a’直至暴露半导体鳍208。如图2D和图3D所示，在抛光绝缘材料210之后，抛光的绝缘材料210的顶面与半导体鳍的顶面T2基本共面。

图2E是处于制造方法的各个阶段的一个的FinFET的立体图，以及图3E是沿着图2E的线I-I’截取的FinFET的截面图。在图1的步骤S12中以及如图2D至图2E和图3D至图3E所示，通过蚀刻工艺部分地去除填充在沟槽206中的抛光的绝缘材料210，从而使得在衬底200a上形成绝缘体210a并且每个绝缘体210a均位于两个邻近的半导体鳍208之间。在一个实施例中，蚀刻工艺可以是用氢氟酸(HF)的湿蚀刻工艺或干蚀刻工艺。绝缘体210a的顶面T1低于半导体鳍208的顶面T2。半导体鳍208突出于绝缘体210a的顶面T1。鳍208的顶面T2和绝缘体210a的顶面T1之间的高度差是H，并且高度差H在从约15nm至约50nm的范围。

如图2E和图3E所示，暴露了半导体鳍208中的并且位于绝缘体210a的顶面T1和半导体鳍208的顶面T2之间的调制部分MP2。半导体鳍208中的调制部分MP1由绝缘体210a包封。

图2F是处于制造方法的各个阶段的一个的FinFET的立体图，以及图3F是沿着图2F的线I-I’截取的FinFET的截面图。在图1的步骤S14中以及如图2E至图2F和图2F至图3F所示，在部分半导体鳍208和部分绝缘体210a上方形成栅极堆叠件212。在一个实施例中，例如，栅极堆叠件212的延伸方向D1垂直于半导体鳍208的延伸方向D2，从而覆盖半导体鳍208的中部M(如图3F所示)。上述的中部M可以用作三栅极FinFET的沟道。栅极堆叠件212包括栅极介电层212a和设置在栅极介电层212a上方的栅电极层212b。栅极介电层212a设置在部分半导体鳍208上方和部分绝缘体210a上方。

栅极介电层212a形成为以覆盖半导体鳍208的中部M。在一些实施例中，栅极介电层212a可以包括氧化硅、氮化硅、氮氧化硅或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或它们的混合物。在一个实施例中，栅极介电层212a是厚度在约10至30埃范围内的高k介电层。可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV臭氧氧化或它们的组合的合适的工艺形成栅极介电层212a。栅极介电层212a还可以包括界面层(未示出)，以减小栅极介电层212a和半导体鳍208之间的损害。界面层可以包括氧化硅。

之后，在栅极介电层212a上形成栅电极层212b。在一些实施例中，栅电极层212b可以包括单层或多层结构。在一些实施例中，栅电极层212b可以包括多晶硅、或诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi的金属、具有与衬底材料兼容的功函数的其它导电材料或它们的组合。在一些实施例中，栅电极层212b包括诸如多晶硅、非晶硅或它们的组合的含硅材料，并且该栅电极层212b在应变材料214的形成之前形成。在可选实施例中，栅电极层212b是伪栅极，并且在形成应变材料214之后，由金属栅极(或称为“置换栅极”)代替伪栅极。在一些实施例中，栅电极层212b包括在约30nm至约60nm的范围内的厚度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成栅电极层212b。上述为金属栅电极层212b。

此外，栅极堆叠件212还可以包括设置在栅极介电层212a和栅电极层212b的侧壁上的一对间隔件212c。一对间隔件212c还可以覆盖部分半导体鳍208。间隔件212c由诸如氮化硅或SiCON的介电材料形成。间隔件212c可以包括单层或多层结构。未由栅极堆叠件212覆盖的部分半导体鳍208在下文中被称为暴露的部分E。

图2G是处于制造方法的各个阶段的一个的FinFET的立体图，以及图3G是沿着图2G的线II-II’截取的FinFET的截面图。在图1的步骤S16中以及如图2F至图2G和图3F至图3G所示，去除半导体鳍208的暴露的部分E并且使半导体鳍208的暴露的部分E凹进以形成凹进部分R。例如，通过各向异性蚀刻、各向同性蚀刻或它们的组合去除暴露的部分E。在一些实施例中，使半导体鳍208的暴露的部分E凹进至绝缘体210a的顶面T1下面。凹进部分R的深度D小于绝缘体210a的厚度TH。换句话说，未全部地去除半导体鳍208的暴露的部分E。如图2G和图3G所示，当使半导体鳍208的暴露的部分E凹进时，未去除由栅极堆叠件212覆盖的部分半导体鳍208。由栅极堆叠件212覆盖的部分半导体鳍208暴露在栅极堆叠件212的侧壁处。

当去除半导体鳍208的暴露的部分E并且使半导体鳍208的暴露的部分E凹进以形成凹进部分R时，未由栅极堆叠件212覆盖的调制部分MP1(如图2F和图2G所示)可以用作蚀刻停止层以良好地控制凹进部分R的轮廓。在上述凹进工艺期间，可以完全地去除未由栅极堆叠件212覆盖的调制部分MP1。在一些可选实施例中，上述的凹进工艺可以停止在调制部分MP1处并且未由栅极堆叠件212覆盖的调制部分MP1保留。由于调制部分MP1有助于良好地控制凹进部分R的轮廓，因此也可以良好地控制后续的应变材料的外延生长。相应地，放大了后续的外延工艺的工艺窗口。

图2H是处于制造方法的各个阶段的一个的FinFET的立体图，以及图3H是沿着图2H的线II-II’截取的FinFET的截面图。在图1的步骤S16中以及如图2G至图2H和图3G至图3H所示，应变材料214选择性地生长在半导体鳍208的凹进部分R上方并且越过绝缘体210a的顶面T1延伸以使半导体鳍208应变或受到应力。

如图2H和图3H所示，应变材料214包括设置在栅极堆叠件212的一侧处的源极和设置在栅极堆叠件212的另一侧处的漏极。源极覆盖了半导体鳍208的一端并且漏极覆盖了半导体鳍208的另一端。在这种情况下，伪鳍208D可以通过覆盖在其上的应变材料214电接地。

在一些实施例中，源极和漏极可以仅覆盖由栅极堆叠件212显露的有源鳍208A的两端(即，第一端和第二端)，并且伪鳍208D未由应变材料214覆盖。在这种情况下，伪鳍208D是电浮动的。由于应变材料214的晶格常数与衬底200a的晶格常数不同，因此由栅极堆叠件212覆盖的部分半导体鳍208是应变的或受到应力的以增强FinFET的载流子迁移率和性能。在一个实施例中，通过LPCVD工艺外延生长诸如碳化硅(SiC)的应变材料214以形成n-型FinFET的源极和漏极。在另一实施例中，通过LPCVD工艺外延生长诸如硅锗(SiGe)的应变材料214以形成p-型FinFET的源极和漏极。

在本发明的FinFET中，当驱动电压偏置于栅极堆叠件212时，有源鳍208A包括由栅极堆叠件212覆盖的沟道。伪鳍208D是电浮动的或电接地的。换句话说，虽然栅极堆叠件212和伪鳍208D部分地重叠，但是伪鳍208D不用作晶体管的沟道。

在FinFET的制造期间，伪鳍208D遭受鳍弯曲问题(即，CVD应力效应)并且有源鳍208A未由鳍弯曲问题严重地影响。此外，由于伪鳍208D的形成，有源鳍208A未由负载效应和鳍弯曲问题严重地影响。伪鳍208D可以为应变材料214(应变的源极/漏极)的外延工艺放大工艺窗口并且提供更好的临界尺寸载荷。相应地，包括伪鳍208D的FinFET具有更好的晶圆分析和测试(WAT)结果、更好的可靠性能和更好的生产性能。

回参照图2A和图3A，示出的半导体鳍208包括至少一个有源鳍208A和一对伪鳍208D。然而，有源鳍208A和伪鳍208D的数量不限于本发明。此外，也可以修改伪鳍208D的高度。伴随图4至图8描述修改的实施例。

参照图4，示出的是根据一些实施例的半导体鳍的截面图。半导体鳍208包括一组有源鳍208A(例如，两个有源鳍)和两个伪鳍208D。一个伪鳍208D设置在这组有源鳍208A的一侧处并且另一个第二伪鳍208D设置在这组有源鳍208A的另一侧处。在一些可选实施例中，有源鳍208A的数量可以多于两个。

参照图5，示出的是根据一些实施例的半导体鳍的截面图。半导体鳍208包括一组有源鳍208A(例如，两个有源鳍)和四个伪鳍208D。两个第一伪鳍208D设置在这组有源鳍208A的一侧处并且其它的两个第二伪鳍208D设置在这组有源鳍208A的另一侧处。在一些可选实施例中，有源鳍208A的数量可以多于两个并且伪鳍208D的数量可以是三个或多于四个。有源鳍208A可以用作单个FinFET的沟道或多个FinFET的沟道。

参照图6，示出的是根据一些实施例的半导体鳍的截面图。半导体鳍208包括一个有源鳍208A和设置在有源鳍208A的两个相对侧处的两个伪鳍208D。有源鳍208A的高度H1大于伪鳍208D的高度H2。

参照图7，示出的是根据一些实施例的半导体鳍的截面图。半导体鳍208包括两个有源鳍208A和设置在有源鳍208A的两个相对侧处的四个伪鳍208D。有源鳍208A的高度H1大于伪鳍208D的高度H2。在一些可选实施例中，有源鳍208A的数量可以多于两个并且伪鳍208D的数量可以是三个或多于四个。

在一些可选实施例中，如图6和图7所示，伪鳍208D的高度H2小于绝缘体210a的厚度TH。相应地，伪鳍208D埋在部分绝缘体210a中。通过鳍切割工艺制造伪鳍208D。可以在形成绝缘体210a之前实施鳍切割工艺，从而去除伪鳍208D的顶部以减小伪鳍208D的高度。例如，鳍切割工艺可以是蚀刻工艺。可以显著地减小更短的伪鳍208D遭受的鳍弯曲问题(即，CVD应力效应)。

参照图8，示出的是根据一些实施例的半导体鳍的截面图。与图4至图7示出的实施例不同，图8中示出的半导体鳍208包括三个有源鳍208A，并且未形成伪鳍。有源鳍208A的数量可以根据设计需求修改。

根据本发明的一些实施例，FinFET包括衬底、设置在衬底上的多个绝缘体、栅极堆叠件和应变材料。该衬底包括至少一个半导体鳍并且半导体鳍包括分布在其中的至少一个调制部分。绝缘体夹着半导体鳍。栅极堆叠件设置在部分半导体鳍上方和部分绝缘体上方。应变材料覆盖了由栅极堆叠件显露的部分半导体鳍。

在上述FinFET中，其中，所述调制部分包括半导体层，并且所述半导体层的材料包括氧化硅锗(SiGeO_x)、硅锗(SiGe)、氧化硅(SiO_x)、磷化硅(SiP)、磷酸硅(SiPO_x)或它们的组合。

在上述FinFET中，其中，所述调制部分包括注入区域，并且所述注入区域的材料包括氧化硅锗(SiGeO_x)、硅锗(SiGe)、氧化硅(SiO_x)、磷化硅(SiP)、磷酸硅(SiPO_x)或它们的组合。

在上述FinFET中，其中，所述至少一个调制部分包括：第一调制部分；以及第二调制部分，所述第一调制部分和所述第二调制部分分布在所述半导体鳍的不同位置中。

在上述FinFET中，其中，所述应变材料包括源极和漏极，所述源极覆盖有源鳍的第一端，所述漏极覆盖所述有源鳍的第二端，所述第一端和所述第二端由所述栅极堆叠件显露，所述源极和所述漏极分别位于所述栅极堆叠件的两个相对侧处。

在上述FinFET中，其中，有源鳍包括由所述栅极堆叠件显露的多个凹进部分，并且所述应变材料覆盖所述有源鳍的所述凹进部分。

根据本发明的可选实施例，FinFET包括衬底、设置在衬底上的多个绝缘体、栅极堆叠件和应变材料。该衬底包括多个半导体鳍。该半导体鳍包括至少一个有源鳍和设置在有源鳍的两个相对侧处的多个伪鳍。有源鳍包括分布在其中的至少一个调制部分。绝缘体设置在衬底上并且半导体鳍由绝缘体绝缘。栅极堆叠件设置在部分半导体鳍上方和部分绝缘体上方。应变材料覆盖了由栅极堆叠件显露的部分有源鳍。

在上述FinFET中，其中，所述调制部分包括半导体层，并且所述半导体层的材料包括氧化硅锗(SiGeO_x)、硅锗(SiGe)、氧化硅(SiO_x)、磷化硅(SiP)、磷酸硅(SiPO_x)或它们的组合。

在上述FinFET中，其中，所述调制部分包括注入区域，并且所述注入区域的材料包括氧化硅锗(SiGeO_x)、硅锗(SiGe)、氧化硅(SiO_x)、磷化硅(SiP)、磷酸硅(SiPO_x)或它们的组合。

在上述FinFET中，其中，所述有源鳍的高度与所述伪鳍的高度相同。

在上述FinFET中，其中，所述有源鳍的高度大于所述伪鳍的高度。

在上述FinFET中，其中，所述有源鳍的高度大于所述伪鳍的高度，所述伪鳍埋在部分所述绝缘体中。

在上述FinFET中，其中，所述伪鳍是电接地的或电浮动的。

在上述FinFET中，其中，所述至少一个调制部分包括：第一调制部分；以及第二调制部分，所述第一调制部分和所述第二调制部分分布在所述半导体鳍的不同位置处。

在上述FinFET中，其中，所述应变材料包括源极和漏极，所述源极覆盖所述有源鳍的第一端，所述漏极覆盖所述有源鳍的第二端，所述第一端和所述第二端由所述栅极堆叠件显露，所述源极和所述漏极分别位于所述栅极堆叠件的两个相对侧处。

在上述FinFET中，其中，所述有源鳍包括由所述栅极堆叠件显露的多个凹进部分，并且所述应变材料覆盖所述有源鳍的所述凹进部分。

根据本发明的又一可选实施例，用于制造FinFET的方法包括至少以下步骤。在衬底上形成至少一个半导体鳍，其中，该半导体鳍包括分布在其中的至少一个调制部分。在衬底上形成多个绝缘体，其中，该绝缘体夹着半导体鳍。在部分半导体鳍上方和部分绝缘体上方形成栅极堆叠件。在由栅极堆叠件显露的部分有源鳍上方形成应变材料。

在上述方法中，其中，通过注入工艺或沉积工艺在所述半导体鳍中形成所述调制部分。

在上述方法中，其中，用于制造分布在所述衬底中的所述调制材料的方法是通过离子注入或原子层沉积实现的。

在上述方法中，还包括：部分地去除由所述栅极堆叠件显露的部分所述半导体鳍以形成多个凹进部分，其中，所述应变材料覆盖所述有源鳍的所述凹进部分。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。