半导体元件及其制作方法与流程

本发明涉及半导体技术领域，更具体地，涉及用于在半导体元件中提高外延应力效果的机制。

背景技术：

半导体集成电路(IC)技术经历了快速增长。在IC发展过程中，元件密度普遍增加，与此同时芯片尺寸不断降低。这种减小芯片尺寸的制作工艺，在提高生产效率以及降低相关成本上具有益处。但芯片尺寸减小也增加了加工和制造IC的复杂性，因此为了实现这些技术上的进步，在IC制造中也亟需不断发展。

例如，随着金属氧化物半导体场效应晶体管(MOSFET)的半导体元件通过各技术节点减小尺寸，已经实现应变的源极区/漏极区元件来增加载流子迁移率并提高元件性能。应力使半导体晶格变形或应变，这影响半导体的能带排列和电荷传输特性。通过控制成品元件内的应力的大小和分布，制造者可增加载流子迁移率并提高元件性能。尽管目前的IC元件源极区/漏极区的形成方法大致上适于它们的预期目的，然而在效能上仍有改进空间。

技术实现要素：

本发明提供一种半导体元件，包含：一基底，二栅极结构，设置在该基底的一通道区的上方，一外延层，设置该两栅极结构之间的该基底内，以及一第一错位，位于该外延层内，其中该第一错位的剖面由至少两不平行的斜线组成，以及一第二错位，该第二错位邻近于该外延层的一上表面，且该第二错位的剖面由至少两不平行的斜线组成。

本发明另提供一种半导体元件，包含一基底，二栅极结构，设置在该基底的一通道区的上方，其中各该栅极结构包含有至少二间隙壁位于该栅极结构的两侧，一外延层，设置该两栅极结构之间的该基底内，以及一第二错位，该第二错位邻近于该外延层的一上表面，且该第二错位直接接触部分该间隙 壁，其中该第二错位的剖面包含有至少两第一斜线，以及至少两第二斜线，该第一斜线与该第二斜线并不互相平行。

本发明另提供一种半导体元件的制作方法，包含以下步骤：首先，提供一基底，接着形成二栅极结构在该基底的一通道区的上方，以及形成一外延层在该两栅极结构之间的该基底内，其中该外延层包含有一第一错位，其中该第一错位的剖面由至少两不平行的斜线组成，以及一第二错位，该第二错位邻近于该外延层的一上表面，且该第二错位的剖面由至少两不平行的斜线组成。

本发明特征在于，晶体管通道区附近，由掺杂的外延材料形成的源极区和漏极区内的错位以及产生的应变均会对通道区内的应变起作用。当外延层中形成错位时，将会产生拉伸力(tensile)，而此拉伸力将有利于提高NMOS晶体管的载流子迁移率。本发明中，除了在外延层内部形成第一错位之外，在外延层的表面也形成一第二错位，两错位同时存在，可以进一步提高晶体管的性能。

附图说明

图1为本发明形成半导体元件的方法的流程图；

图2至图7为本发明第一实施例的部分半导体元件结构示意图；

图7A为本发明另外一实施例的部分半导体元件结构示意图；

图7B为本发明另外一实施例的部分半导体元件结构示意图；

图7C为本发明另外一实施例的部分半导体元件结构示意图；

图7D为本发明另外一实施例的部分半导体元件结构示意图；

图7E为本发明另外一实施例的部分半导体元件结构示意图；

图8为本发明第一实施例的部分半导体元件结构示意图；

图8A为本发明另外一实施例的部分半导体元件结构示意图；

图9为本发明另外一实施例的部分半导体元件结构示意图。

主要元件符号说明

100 方法

102、104、106、108、110、112、114 步骤

200 半导体元件

210 基底

212 通道区

220 栅极结构

222 栅极堆叠结构

224 间隙壁

230 预非晶注入步骤

232 非晶区

240 应力膜

250 退火步骤

252 再结晶区

260 第一错位

260E 第一错位

280 干蚀刻步骤

282 凹槽

285 外延层

287 第二错位

287A 第二错位

287B 第二错位

287C 第二错位

287D 第二错位

287E 第二错位

288 上表面

289A 第一斜线

289B 第二斜线

289C 剖面分支

290 介电层

292 接触结构

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。

以下将参考图1以及图2至图8，图1绘示本发明形成半导体元件的方法100。图2至图8则绘示根据本发明第一实施例的部分半导体元件200。在一些实施例中，半导体元件200优选至少包含一N型金属氧化物半导体晶体管(NMOS)，其他可能选择性包含诸如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、高压晶体管和/或高频晶体管的元件、其他适合的元件和/或其组合。在一些实施例中，半导体元件200还包括诸如电阻、电容、电感和/或熔丝的元件。在一些实施例中，半导体元件200通过CMOS技术形成，并且因此一些技术并不在本文详细描述。

请参考图1，描述根据本公开的各个方面的用于制造半导体元件的方法100。方法100开始于步骤102：提供基底，上述基底包括具有栅极堆叠结构的栅极结构。接着进行步骤104：对基底实施预非晶注入(pre-amorphous implantation,PAI)步骤；然后进行步骤106：在基底上沉积应力膜。进行步骤108：对基底实施退火步骤；接着进行步骤110：去除上述应力膜；步骤112：通过蚀刻方法在所述基底上形成凹槽，最后，进行步骤114：对所述基底实施外延生长。另外，本发明的方法100并不限于此，可以依照实际需求而调整。以下段落将继续对半导体元件200进行更详细的描述。

图2至图8示出了根据图1所示的方法100的半导体元件200在各个制造阶段的一种或多种实施例的示意截面图。请参考图2，半导体元件200包括一基底210。在本实施例中，基底210为包括硅的半导体基底或包含硅和/或锗的基本半导体。在其他实施例中，半导体基底210可包括绝缘层覆硅基底(SOI)。

基底210可能包括各种本领域熟知的掺杂区(例如p型阱或n型阱)。掺杂区用诸如硼等p型掺杂物和/或诸如磷或砷等n型掺杂物进行掺杂。掺杂区包括各种区域，例如形成包含有N型金属氧化物半导体晶体管(称为NM0S晶体管)的区域和包含有P型金属氧化物半导体晶体管(称为PM0S晶体管)的区域。

值得注意的是，本发明中，图1所述的方法100与以下探讨的半导体元 件，都位于NMOS晶体管区域中，也就是说是属于NMOS晶体管中的元件，原因在于后续步骤中，形成于外延层内的错位(dislocation)将对外延层产生一定程度的拉力，有利于提升NMOS晶体管的效能，却不利于PMOS晶体管，此特征将会在后续段落更详细说明。当然，本发明的半导体元件可能额外包含有PMOS晶体管，但是PMOS晶体管区域是以其他方法所形成，而不适用于图1所示的方法。

在一些实施例中，基底210包括用于限定和隔离基底210的各个主动区(active area,AA)与隔离区。所述隔离区利用诸如浅沟槽隔离(STI)或硅的局部氧化(LOCOS)的隔离技术来限定和电性隔离各个区域。上述隔离区的材质可能包括氧化硅、氮化硅、氮氧化硅、其他适合材料以及其组合。

再次参考图2，基底210包括设置在至少一通道区212上的多个栅极结构220。在一些实施例中，基底210进一步包含有位于栅极结构220两侧的源极区和漏极区，通道区212位于源极区和漏极区之间。在一些实施例中，轻掺杂漏极区(LDD，图未示)形成在基底210中。在一些实施例中，LDD的一部分形成在栅极结构220的下方。对于NMOS晶体管来说，N型轻掺杂漏极区(LDD)由诸如磷、砷和/或其他V族元素的n型掺杂物形成。在一些实施例中，在基底200内也可选择性地形成P型袋状(pocket)掺杂区。

栅极结构220包括各种栅极材料层。在本实施例中，栅极结构220包括一栅极堆叠结构222，栅极堆叠结构222包括一个或多个栅极介电层和栅极电极。在一些实施例中，栅极结构220还包括设置在栅极堆叠结构222侧壁上多个间隙壁224。

合适厚度的栅极堆叠结构222形成在基底210上方。在一个实例中，栅极堆叠结构222可能包括多晶硅层。在一些实施例中，为了具有适当的导电率而掺杂所述多晶硅层，但不限于此，所述多晶硅未必需要掺杂。在另一实施例中，栅极堆叠结构222包括具有适当功函数的导电层，该功函数层包括适合的材料，使得该层被调节为具有适当的功函数以提高元件性能。以NMOS晶体管来说，可使用N型功函数金属，例如Ta、TiAl、TiAlN或TaCN等。在一些实施例中，所述功函数层包括掺杂的导电氧化物材料。在一些实施例中，栅极堆叠结构222包括其他导电材料，例如铝、铜、钨、金属合金、金属硅化物、其他适合材料和/或它们的组合。在一些实施例中，栅极堆叠结构222包括多层结构。在一些实施例中，栅极堆叠结构222通过化学气相沉 积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)高密度等离子体CVD(HDPCVD)与电镀等其他适合方法或其组合形成。

另外，具有合适厚度的间隙壁224可通过任何适合的技术在基底210的上方形成。间隙壁224包括介电材料，例如氮化硅、氧化硅、氮氧化硅、其他适合材料和/或它们的组合。

请参考图3，对基底210实施预非晶注入(pre-amorphous implantation,PAI)步骤230。PAI步骤230用一些物质注入基底210。所注入的物质破坏了基底210的晶格结构并且形成一非晶区232。在一些实施例中，所注入的物质在基底210内散开，散开的物质导致侧面的非晶化，将产生延伸至间隙壁224下方区域的非晶区232。在一些实施例中，非晶区232在半导体元件200的源极区和漏极区内形成。

在一些实施例中，使用一图案化光致抗蚀剂层(图未示)来限定非晶区232的形成位置，并同时保护半导体元件200的其它区域(例如保护PMOS晶体管区)免受注入损坏。另外，图案化的光致抗蚀剂层暴露源极区/漏极区，使得源极区/漏极区暴露在预非晶注入步骤230范围内，而形成了非晶区232。同时，图案化光致抗蚀剂层保护栅极结构220和半导体元件200的其他部分免受预非晶注入230的影响。除了图案化光致抗蚀剂层之外，还可使用诸如SiN或SiON层的图案化掩模层来限定非晶区。在一些实施例中，图案化光致抗蚀剂层或图案化掩模层为现有制造步骤的一部分，例如在制作轻掺杂漏极区(LDD)或源/漏极区的过程中一并形成，这样由于预非晶注入步骤230无需额外的光致抗蚀剂层因而降低了成本。在实施预非晶注入步骤230后，去除基底210上的光致抗蚀剂层。

请参考图4，在基底210之上沉积一应力膜240。在一些实施例中，应力膜240通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀与其他适合方法和/或它们的组合形成。在一些实施例中，应力膜240包括电介质材料，例如氮化硅、氧化硅、氮氧化硅、其他适合材料和/或它们的组合。接着对基底210实施一退火步骤250，在一些实施例中，退火步骤250为快速热退火步骤(RTA)、毫秒热退火步骤(MSA)(例如，毫秒激光热退火步骤)或微秒热退火(μSA)步骤。退火步骤250使非晶区232再结晶，从而形成再结晶区252。这种技术通常被称为固相外延(Solid Phase Epitaxy，SPE)，再结晶区252可以视为一外延区。此外， 因为应力膜240具有拉伸应力，将会影响再结晶步骤。例如，应力膜240可减缓在再结晶区252的[110]方向的生长速率。

值得注意的是，在退火步骤250期间，由于基底210再结晶，在再结晶区252内形成一第一错位(dislocation)260。在一些实施例中，第一错位260沿[111]方向形成。在一些实施例中，所述[111]方向具有在大约45度至大约65度范围内的角度。所述角度是相对于与基底210表面平行的轴向测量得到的。

请参考图5～图6，从基底210去除应力膜240。在一些实施例中，可选择性地重复若干次上文所描述的间隙壁的形成、PAI步骤、应力膜的形成、退火，和应力膜的去除来形成多个错位。

接着如图6所示，然后，通过一蚀刻步骤形成一凹槽282在再结晶区252内。在一些实施例中，上述蚀刻步骤包括干蚀刻步骤、湿蚀刻步骤或它们的组合。干蚀刻步骤和湿蚀刻步骤具有可调的蚀刻参数，例如蚀刻温度、蚀刻溶液浓度、蚀刻压力、蚀刻时间等。在一些实施例中，可形成一图案化光致抗蚀剂层(图未示)来限定凹槽282的形成位置并保护半导体元件200的其他区域(例如PMOS区)免受注入损害。更详细说明，图案化光致抗蚀剂层暴露源极/漏极区，使得源极/漏极区受到干蚀刻步骤280而形成凹槽282，同时保护栅极结构220和半导体元件200的其他部分不受蚀刻步骤280影响。在一些实施例中，干蚀刻步骤可使用包含NF₃、Cl₂,SF₆,He、Ar、CF₄或其他适合蚀刻气体以及其组合，湿蚀刻溶液包括ΝΗ₄OΗ、HF(氢氟酸)、TMAH(氢氧化四甲基铵)、其他适合的湿蚀刻溶液或它们的组合。

然后，如图7所示，在每个凹槽282形成外延层285。在一些实施例中，外延层285通过实施外延沉积步骤所形成。在一些实施例中，外延层料优选包括碳化硅(SiC)、磷化硅(SiP)或碳磷化硅(SiCP)或其他适合的在晶体管通道区上产生拉伸应变的材料，适用于NMOS晶体管。外延层285可作为半导体元件(例如NMOS晶体管)的源/漏极区使用。

值得注意的是，在外延层285形成后，第一错位260也会从再结晶区252延伸至外延层285内。而使得第一错位260的剖面包含有两条不互相平行的斜线，优选而言，此两条斜线或其延长线的交界点在第一错位260上方，因此第一错位260在外延层285内具有一倒V型的剖面。此外申请人发现，在外延层285的形成过程中，若两栅极结构220之间的距离小于一定程度时， 且外延层285接触到间隙壁224，由于外延层285不容易形成在间隙壁224表面，外延层285会沿着特定结晶面生长。因此，邻近在外延层285的一上表面288会形成一第二错位287，其中第二错位287也包含有至少两条不互相平行的斜线，优选而言，此两条斜线或其延长线的交界点在第二错位287下方，因此第二错位287在外延层285内具有一V型剖面，且第二错位287直接接触间隙壁224。根据一实施例，如图7所示，第一错位260与第二错位287并不会互相重叠；而根据另外一实施例，请参考图7A，第一错位260与第二错位287A两者有部分重叠。

在本发明的其他实施例中，如图7B所示，外延层285形成过程中，由于外延层285接触到间隙壁224，使得第二错位287B重复地形成于外延层285内，此时第二错位287B可能具有至少两条互相平行的第一斜线289A，以及至少两条互相平行的第二斜线289B，但第一斜线289A与第二斜线289B不互相平行，优选而言，第一斜线289A与第二斜线289B或其延长线组成一V型剖面。另外，在其他实施例中，如图7C所示，外延层285形成过程中，由于第二错位287C多次重复性地生长，因此第二错位287C可能包含多个不规则的剖面分支289C，此结构也属于本发明的涵盖范围内。

或是在本发明的其他实施例中，如图7D所示，第一错位260的剖面包含有两条不互相平行的斜线，但两条斜线不互相交错，同样地，第二错位287D也包含有至少两条不互相平行的斜线，且两斜线不互相交错。或是如图7E所示，第一错位260E与第二错位287E两者之间互相重叠，此结构也属于本发明的涵盖范围内。

最后，如图8所示，在外延层285上形成一介电层290，然后在介电层290中形成多个接触结构292，其中各接触结构材质可能包含铜、钨和/或硅化物等导电材料，位于外延层285上。由于外延层285的上表面288优选具有一V型剖面，因此接触结构292位于外延层285上，也具有一V型底面。

在本发明的其他实施例中，如图8A所示，接触结构292部分埋入外延层285中，且第一错位260与第二错位287有部分重叠，此结构也属于本发明的涵盖范围内。

申请人发现，晶体管通道区附近，由掺杂的外延材料形成的源极区和漏极区内的错位以及产生的应变均会对通道区内的应变起作用。当外延层中形成错位时，将会产生拉伸力(tensile)，而此拉伸力将有利于提高NMOS晶体 管的载流子迁移率。本发明中，除了在外延层内部形成第一错位之外，在外延层的表面也形成一第二错位，两错位同时存在，可以进一步提高晶体管的性能。

另外，图9绘示本发明另外一实施例的半导体元件。当两栅极结构220之间的距离较大时，即使外延层285在生长过程中接触到间隙壁224，由于两栅极结构220之间的距离较大，因此外延层285不会沿着特定结晶面生长，而形成图8所示的第二错位287，在此情况下，仅会在外延层285内具有第一错位260，而外延层285表面具有一平坦的顶面。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。