1.一种半导体元件，包含:
基底；
二栅极结构，设置在该基底的一通道区的上方；
外延层，设置该两栅极结构之间的该基底内；以及
第一错位，位于该外延层内，其中该第一错位的剖面由至少两不平行的斜线组成，以及一第二错位，该第二错位邻近于该外延层的一上表面，且该第二错位的剖面由至少两不平行的斜线组成。
2.如权利要求1所述的半导体元件，其中该第一错位或该第二错位沿着[111]方向形成。
3.如权利要求2所述的半导体元件，其中该[111]方向与平行该基底表面的方向的夹角介于45到60度之间。
4.如权利要求1所述的半导体元件，其中该第一错位与该第二错位有部分重叠。
5.如权利要求1所述的半导体元件，其中该第一错位与该第二错位不重叠。
6.如权利要求1所述的半导体元件，其中该外延层位于相邻该栅极结构的一源极区或一漏极区内。
7.如权利要求1所述的半导体元件，其中该栅极结构是一N型金属氧化物半场校晶体管的栅极结构。
8.如权利要求1所述的半导体元件，其中该外延层的材料包含有碳化硅、磷化硅或碳磷化硅。
9.如权利要求1所述的半导体元件，其中各该栅极结构包含有至少二间隙壁位于该栅极结构的两侧，且该第二错位直接接触部分该间隙壁。
10.如权利要求1所述的半导体元件，其中组成该第一错位的至少两不平行的斜线或其延伸线组成一倒V型结构，组成该第二错位的至少两不平行的斜线或其延伸线组成一V型结构。
11.一种半导体元件，包含:
基底；
二栅极结构，设置在该基底的一通道区的上方，其中各该栅极结构包含 有至少二间隙壁位于该栅极结构的两侧；
外延层，设置该两栅极结构之间的该基底内；以及
第二错位，该第二错位邻近于该外延层的一上表面，且该第二错位直接接触部分该间隙壁，其中该第二错位的剖面包含有至少两第一斜线，以及至少两第二斜线，该第一斜线与该第二斜线并不互相平行。
12.如权利要求11所述的半导体元件，其中还包含至少一第一错位，位于该外延层内，其中该第一错位的剖面由至少两不平行的斜线组成。
13.如权利要求11所述的半导体元件，其中各该第一斜线互相平行或互相不平行，各该第一斜线互相平行或互相不平行。
14.一种半导体元件的制作方法，包含:
提供一基底；
形成二栅极结构在该基底的一通道区的上方；以及
形成一外延层在该两栅极结构之间的该基底内，其中该外延层包含有一第一错位，其中该第一错位具有一倒V型剖面，以及一第二错位，该第二错位位于该外延层的一上表面，且具有一V型剖面。
15.如权利要求14所述的制作方法，其中该第一错位以及该第二错位沿着[111]方向形成。
16.如权利要求14所述的制作方法，其中该第一错位与该第二错位有部分重叠。
17.如权利要求14所述的制作方法，其中该第一错位与该第二错位不重叠。
18.如权利要求14所述的制作方法，其中还包含形成至少二间隙壁位于该栅极结构的两侧，且该第二错位直接接触部分该间隙壁。
19.如权利要求18所述的制作方法，其中该第二错位是在该外延层形成过程中，该外延材料接触到该间隙壁时所形成。
20.如权利要求14所述的制作方法，其中形成该外延层的方法包含:
进行一预非晶注入(PAI)步骤以在该基底上形成一非晶区；
在该基底的上方形成一应力膜；
在形成该应力膜之后，实施一退火步骤以使该非晶区再结晶，以形成一再结晶区；
在该基底上形成一凹槽，其中该凹槽位于该再结晶区上；以及
在所述凹槽内填入一外延材料，以形成该外延层。