半导体器件、MIM电容器及其制造方法与流程
本发明实施例涉及半导体器件、mim电容器及其制造方法。
背景技术：
互补金属氧化物半导体(cmos)是一门用来构造诸如微处理器、微控制器等的数字集成电路(ic)或者诸如图像传感器、数据转换器和用于多种通信类型的收发器的模拟电路的技术。ic可包括通过金属层彼此连接的诸如晶体管的数字逻辑部件和诸如电阻器和电容器的其他部件。
许多类型的电容器，诸如金属氧化物半导体(mos)电容器、p-n结电容器、多晶硅-绝缘体-多晶硅(pip)电容器和金属-绝缘体-金属(mim)电容器在半导体器件中使用。特别是，mim电容器提供具有广泛应用的减小的电极电阻。
技术实现要素：
根据本发明的一些实施例，提供了一种半导体器件，包括：半导体衬底；第一介电层，位于所述半导体衬底的上方；第二介电层，位于所述第一介电层的上方；通孔，延伸穿过所述第二介电层；底部导电层，在所述通孔的底部并沿着所述通孔的侧壁共形地形成；第三介电层，在所述底部导电层的上方共形地形成；上部导电层，在所述第三介电层的上方共形地形成；和上部接触件，在所述上部导电层的上方形成，连接至所述上部导电层并填充所述通孔；其中，所述上部导电层在所述上部接触件和所述第三介电层之间提供扩散阻挡。
根据本发明的另一些实施例，还提供了一种金属-绝缘体-金属(mim)电容器，包括：第一介电层；底部电极粘损，在所述第一介电层中形成。第二介电层，位于所述第一介电层上方；镶嵌结构，延伸穿过所述第二介电层；底部电极层，共形地位于所述镶嵌结构的底部和沿着所述镶嵌结构的侧壁形成，并连接至所述底部电极粘损；第三介电层，在所述底部电极层上方共形地形成；上部电极层，在所述第三介电层上方共形地形成；和上部电极粘损，在所述上部电极层上方形成，并且连接至所述上部电极层，并填充所述镶嵌结构；其中，所述上部电极层在所述上电极粘损和所述第三介电层之间提供扩散阻挡，所述底部电极层在所述底部电极粘损和所述第三介电层之间提供扩散阻挡。
根据本发明的又一些实施例，还提供了一种半导体制造方法，包括：提供半导体衬底；在所述半导体衬底上方形成第一介电层；在所述第一介电层上方形成第二介电层；形成延伸穿过所述第二介电层的通孔；在所述通孔的底部并沿着所述通孔的侧壁共形地形成底部导电层；在所述底部导电层上方共形地形成第三介电层；在所述第三介电层上方共形地形成上部导电层；和在所述上部导电层上方形成用于填充通孔的上部接触件；其中，所述上部导电层在所述上部接触件和所述第三介电层之间提供扩散阻挡。
附图说明
结合附图阅读详细说明和附图，可更好地理解本发明的各方面。应注意到，根据本行业中的标准惯例，各种部件未按比例绘制。实际上，为论述清楚，各部件的尺寸可任意增加或减少。
图1是根据本发明的示例性实施例的半导体器件的截面图。
图2到图8根据本发明的示例性实施例示出了半导体器件制造的中间阶段的截面图。
图9根据本发明的另一实施例示出了半导体器件的截面图。
具体实施方式
以下公开内容提供了用于实施本发明的不同特征的多种不同实施例或示例。下面描述了组件与设置的具体示例，以便简要说明本发明。当然，这些仅仅是示例，并非旨在限制本发明。例如，在随后的说明中，形成于第二部件上或者上方的第一部件可包含其中所述第一和第二部件形成为直接接触的实施例，也同样可能包含其中于第一和第二部件之间形成另一部件的实施例，这样第一和第二部件可不进行直接接触。此外，本发明可在多个示例中重复标号和/或字母。该重复是为了简明和清楚地进行说明，而其本身不指示所讨论的各个实施例和/或结构之间的关系。
此外，为了便于描述，本文使用空间相对术语，例如“低于”、“下面”、“下方”、“上面”、“上部”等来描述如图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语旨在包含除附图所示的方向之外使用或操作器件时的不同方向。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关描述符也可进行相应的解释。
尽管为本发明限定了较宽范围的数字范围和参数为近似值，在具体示例中所记录的数字值尽可能为精确值。但是，任何数字值都包含某些由各测试量度中标准差所造成的固有误差。此外，文中所使用的术语“大约”通常表示给定值或范围内的10％、5％、1％或0.5％。或者，术语“大约”表示位于本领域内普通技术人员所理解的平均值的可接受标准误差范围内。除操作/工作示例，或除明确指出外，本发明中的材料数量、时间长度、温度、操作条件、数量比例及类似内容等所有数字范围、数量、值和百分比应理解为依据术语“大约”在所有实例中有所改动。因此，除非出现矛盾，本发明和附属权利要求中所述的数字参数为能够按照需要进行改动的近似值。各数字参数至少应该按照所报告的有效数字，并通过普通的四舍五入方法进行表示。文中的范围可表示为从一个端点到另一个端点，或者两个端点之间。文中所公开的所有范围包含端点，除非另有说明。
半导体芯片可包括通过多个金属层互连的多个接触件，其通过绝缘材料层分离开，绝缘材料层形成金属层间介电(imd)层。不同金属层之间的互连通过通孔完成，通孔穿过绝缘层。通孔允许其他金属层的互连件之间的通信或直接与衬底中的半导体器件通信。典型的芯片由三个或三个以上的金属层，以及之后的最终钝化层组成。最终钝化层可用作保护cmos在探索和封装期间免遭机械性磨损并为杂质提供阻挡。在最终钝化层之后，将打开输入/输出接合焊盘，然后是正常的后制造工艺，例如，晶圆探测、管芯分离和封装。
为芯片制造金属层的方法之一涉及镶嵌工艺。镶嵌指的是在另一层内或上形成图案化层，从而使得所述两层的上表面共面。imd直接沉积在衬底上或沉积在另一现有金属层的顶部上。一旦沉积imd，部分的imd可被蚀刻掉，从而形成凹陷部件，诸如沟槽和通孔，这些部件能够连接不同的芯片区并容纳导电线路。仅创造出沟槽或通孔的镶嵌工艺称为单镶嵌工艺。同时创造出沟槽和通孔的镶嵌工艺称为双镶嵌工艺。
单镶嵌工艺和双镶嵌工艺使用低电阻金属(例如，铜)而不是传统使用的铝来形成多个金属部件(例如，线、连接件等)。使用薄阻挡膜来防止铜扩散进入电介质。随着互连层级数目的增加，需要对前述层进行平坦化以保证在随后的光刻之前表面平坦。化学机械平坦化(cmp)为实现这样的平坦化的主要处理方法，但是有时仍然使用干回蚀刻。本发明提供了金属-绝缘体-金属(mim)电容器，其集成于具有简单结构的镶嵌或双镶嵌工艺。
图1是根据本发明的示例性实施例示出的半导体器件的截面图。
参考图1，层间介电层(ild)102设置在半导体衬底100上。多个晶体管的源极区和漏极区可在半导体衬底100上形成。半导体衬底100可包含，例如，掺杂的或未掺杂的体硅，或绝缘体上半导体(soi)衬底的有源层。一般来说，soi衬底包含半导体材料层，例如，硅，其在绝缘体层上形成。例如，绝缘体层可为掩埋氧化物(box)层或氧化硅层。绝缘体层设置在衬底上，通常是硅或者玻璃衬底。其他衬底，例如多层或者梯度衬底也可被使用。
晶体管可包含栅极结构，所述栅极结构可为平面或三维(诸如finfet)栅极。可选择多种材料用于栅极结构，例如，金属，聚乙烯或金属合金。在一些实施例中，半导体衬底100可包含p型和/或n型电器件的掺杂区，诸如n型金属氧化物半导体(nmos)器件和/或p型金属氧化物半导体(pmos)器件。n/p型器件可包含晶体管、电容器、电阻器、二极管、光电二极管和熔断器等，互连这些器件来执行一个或多个功能。功能可包含存储结构、处理结构、传感器、放大器、功率分配、输入/输出电路等。
在如本文上述的半导体衬底100的上方形成ild层102，如，层间介电层(ild)。层间介电层102可包含低介电常数(k值小于约3.0)材料或超低介电常数(k值小于约2.5)材料。例如，ild层102可包含氧化物，二氧化硅、硼磷硅酸盐玻璃(bpsg)、teos、旋转涂布玻璃(sog)、掺杂的硅酸盐玻璃(usg)、氟化硅酸盐玻璃(fsg)、高密度等离子体(hdp)氧化物或等离子增强正硅酸乙酯(peteos)。
在ild层102上形成金属层间介电(imd)层110。imd层110的材料可与ild层102大致相似或相同。在示例性实施例中，imd层110可由诸如基于掺杂或未掺杂的氧化硅基材料形成，但最好是未掺杂硅酸盐玻璃(usg)以增强结构稳定性或氟化硅酸盐玻璃(fsg)以提高结构稳定性，
图1示出了位于左侧的逻辑互连结构130和位于右侧的mim电容器140。上述逻辑互连结构130包含下部金属互连件106a和上部金属互连件122a。上述mim电容器140包含夹在底部电极粘损106b和上部电极粘损122b之间的电容储存体116。上述mim电容器140在两个互连金属层之间的imd层110中形成。
下部金属互连件沟槽区102a和底部电极粘损沟槽区102b设置在ild层102中，并彼此间隔开。第一扩散阻挡层104a设置在下部金属互连件沟槽区102中，以覆盖下部金属互连件沟槽区102a并使下部金属互连件106a不与ild层102接触。第二扩散阻挡层104b设置在底部电极粘损沟槽区102b中，以覆盖底部电极粘损沟槽区102b并使底部电极粘损106b不与ild层102接触。
imd层110覆盖下部金属互连件106a、底部电极粘损106b和ild层102。imd层110包含第一通孔110a和横跨在第一通孔110a上方的第一沟槽118a。第一通孔110a和第一沟槽118a形成阶梯配置，即，穿透左侧imd层110的双镶嵌结构，其包含逻辑互连结构130的至少一部分。imd层110还包含第二通孔110b和横跨在第二通孔110b上方的第二沟槽118b。第二通孔110b和第二沟槽118b形成穿透右侧imd层110的双镶嵌结构，其包含mim电容器140(例如，电容存储体116)的至少一部分。在示例性实施例中，第一沟槽118a和第二沟槽118b的直径比第一通孔110a和第二通孔110b大。
对于逻辑互连结构130，第三扩散阻挡层120a覆盖第一通孔110a和第一沟槽118a的内表面。上部金属互连件122a填充第一通孔110a和第一沟槽118a，上部金属互连件122a被第三扩散阻挡层120a环绕。对于mim电容器140，底部电极层120b覆盖第二通孔110b和第二沟槽118b的内表面。电容器介电层114b覆盖底部电极层112b。第二金属层120b覆盖电容器介电层114b的内表面。上部电极粘损122b填充第二通孔110b和第二沟槽118b并被第二金属层120b环绕。电容储存体116的电容存储能力可根据，例如，电容器介电层114b的介电常数、面积、和厚底来决定。
图1仅用于说明目的，并不是本发明的限制。例如，可以有通过示出的工艺形成的不止一个mim电容器。下部金属互连件106a、底部电极粘损106b、上部金属互连件122a和上部电极粘损122b的大小和位置用于说明目的，而不是限制。在逻辑部件中可有不止一个上部和下部金属互连件，而不是图示的一个。每一层，诸如100、102和110的大小仅用于说明目的，并不受到限制。电容储存体116可呈不同形状，例如，圆柱形或凹型。图1中制造半导体器件的方法将在本文下面更详细进行描述。
图2到图8根据本发明的示例性实施例示出了半导体器件制造的中间阶段的截面图。参考图2，ild层102在半导体衬底100上形成。通过光刻和蚀刻工艺图案化ild层102，以形成下部金属互连件沟槽区102a和底部电极粘损沟槽区102b。然后在下部金属互连件沟槽区102a中形成下部金属互连件106a，在底部电极粘损沟槽区102b中形成底部电极粘损106b。高可靠性金属层，如铜层，可用作下部金属互连件沟槽区102a和底部电极粘损沟槽区102b。
可在形成下部金属互连件106a和底部电极粘损106b之前，分别地在下部金属互连件沟槽区102a和底部电极粘损沟槽区102b的内表面共形地形成第一扩散阻挡层104a和第二扩散阻挡层104b。第一扩散阻挡层104a和第二扩散阻挡层104b可由选自由钛(ti)层、钽(ta)层和钨(w)层组成的组中的材料组成。或者，第一扩散阻挡层104a和第二扩散阻挡层104b可由氮化物层制成，其包含选自钛(ti)层、钽(ta)层和钨(w)层，例如，氮化钛(tin)层、氮化钽(tan)层或氮化钨(wn)层中的一个。或者，第一扩散阻挡层104a和第二扩散阻挡层104b可由三元氮化物层制成，此氮化物层包含钛(ti)、钽(ta)或钨(w)，例如，氮化硅钛(tisin)层、氮化硅钽(tasin)层或氮化硅钨(wsin)层。
参考图3，通过沉积imd材料，诸如usg氧化物膜，在半导体衬底100上形成imd层110。imd层110可通过以下方法沉积，包含化学汽相沉积(cvd)、低压化学cvd(lpcvd)、离子体增强cvd(pecvd)、高密度等离子体cvd(hdp-cvd)或物理汽相沉积(pvd)溅射方法。蚀刻停止层可在形成imd层110工艺之间沉积，然而，为简要期间，本文将省略此细节。本发明的一个有利特征在于imd层110为标准层，其通常在cmos逻辑工艺中使用。因此，有利的是，不要求额外的imd子层或工艺来将示例性工艺集成到标准cmos工艺流程中。
分别如图3的截面图所示，通过光刻和蚀刻工艺图案化imd层110，以形成包含第一通孔110a，第一沟槽118a、第二通孔110b和第二沟槽118b的双镶嵌结构以暴露下部金属互连件106a和底部电极粘损106。特别是，第一通孔110a，第一沟槽118a、第二通孔110b和第二沟槽118b通过使用用于其他非电容器逻辑部件的cmos后段制程(beol)工艺的部件而制成。imd层110的形成在本领域已被熟知。第一通孔110a，第一沟槽118a，第二通孔110b和第二沟槽118n可呈杯状(例如，当俯瞰时，第一通孔110a，第一沟槽118a、第二通孔110b和第二沟槽118b大体上呈圆形)。第一通孔110a、第一沟槽118a、第二通孔110b和第二沟槽118b的数目、位置、大小、宽度和形状仅作说明目的，而不受到限制。
参考图4，在第一通孔110a、第一沟槽118a、第二通孔110b和第二沟槽118b的底部并且沿着第一通孔110a、第一沟槽118a、第二通孔110b和第二沟槽118b的侧壁以及在imd层110的表面的顶部处共形地沉积底部电极层112。在第二通孔110b的底部沉积的底部电极层112与底部电极粘损106b接触，从而形成电接触路径。重要的是，底部电极层112从一组与铜兼容的材料中选择，即，该材料将形成阻挡件以防止铜扩散至环绕双镶嵌结构的介电层。在示例性实施例中，底部电极层112可由导电氮化物材料制成，例如，氮化钽(tan)，从而同时作为扩散阻挡层和电容储存体116的底部电极。
在一些实施例中，底部电极层112可由复合层形成，所述复合层包含用于接触底部电极粘损106b的外侧薄扩散阻挡层和比薄扩散阻挡层具有更高导电性的内侧导电层以接触随后沉积的，电容器介电层114。特别是，优选形成包含外侧薄tan层和内侧tin层的复合物层。这样的话，所述复合层可同时提供高阻挡能力和高导电性。
参考图5，然后，可以在第一通孔110a、第一沟槽118a、第二通孔110b和第二沟槽118b的底部处并且沿着第一通孔110a、第一沟槽118a、第二通孔110b和第二沟槽118b的侧壁以及在imd层110的表面的顶部上，通过包括原子层沉积(ald)、lpcvd、pecvd和原子层cvd(alcvd)的手段共形地沉积电容器介电层114。
材料可包含任何电容器电介质，例如，sio2、金属氮化物，诸如氮化硅(如si3n4)或介于
参考图6，利用图案化光刻胶150将电容器介电层114和底部电极层112从非电容器逻辑区(即，逻辑互连结构130)移除，从而形成电容器介电层114b和底部电极层112b。可利用本技术领域已知的干蚀刻方法来移除电容器介电层114和底部电极层112。此后，可利用灰化工艺移除图案化的光刻胶150。在一些实施例中，可引进氮气(n2)以生成氮等离子体来移除图案化的光刻胶层。在一些实施例中，还可额外地引进氢气(h2)以生成含氮等离子体来移除所述图案化光刻胶层。可适当调整氮气和氢气的比例，以有效地移除所述图案化光刻胶层。在一些实施例中，还可额外地引进氩气(ar)生成含氮等离子体来移除所述图案化光刻胶层。可适当调整氮气和氩气的比例，以有效地移除所述图案化光刻胶层。在一些实施例中，可引进氮气、氢气和氩气来移除所述图案化光刻胶层。
然后，如图7所示，通过溅射沉积技术在电容器介电层114b的上方沉积上部电极层120的层。上部电极层120的上部电极层120b进一步与上电极粘损122b接触，从而形成电接触路径。上部电极层120最好包含至少一个导电层，例如，包含沉积在底部电极层112b中的同样的优选材料。重要的是，上部电极层120从一组与铜兼容的材料中选择，即，该材料将形成阻挡件以防止铜扩散至环绕双镶嵌结构的介电层内。在示例性实施例中，上部电极层120可由导电氮化物材料制成，例如，氮化钽(tan)，从而同时作为扩散阻挡层和电容储存体116的上部电极。
在一些实施例中，上部电极层120可由复合层形成，所述复合层包含用于接触随后沉积的上部电极粘损122b的外侧薄扩散阻挡层和比薄扩散阻挡层具有更高导电性的内侧导电层以接触电容器介电层114b。特别是，优选形成包含外侧薄tan层和内侧tin层的复合物层。这样的话，所述复合层可同时提供高阻挡能力和高导电性。
根据应用，上部电极层120的总厚度优选大约等于或优选小于底部电极层112b的厚度。如图8所示，额外的金属填充材料122用于填充第一通孔110a，第一沟槽118a、第二通孔110b和第二沟槽118b的剩余部分并在上部电极层120的顶部进行填充。在示例性实施例中，金属填充材料122包含铜(cu)。金属填充材料122可通过cvd方法、电镀方法或化学电镀方法形成。
在一些实施例中，在金属沉积之前，双镶嵌结构可内衬有晶种层(未显示)。晶种层为接下来将沉积在双镶嵌结构内的金属提供成核位点。
可通过诸如cmp工艺的平坦化工艺去除如此形成的底部电极层112b、电容器介电层114b、上部电极层120和金属材料122的一部分，以形成如图1所示的mim电容器140的底部电极层112b、电容器介电层114b、上部电极层120b和上部电极粘损122b。
用于制造mim电容器140的工艺可通过使用双镶嵌铜工艺在上层中形成金属接触件和通孔的方式进一步进行。金属接触件可用作mim电容器140和逻辑互连结构130的正常逻辑零件的顶板。通孔可用于将mim电容器140和逻辑互连结构130互连到上层。形成通孔和金属开口的工艺，通常称为镶嵌工艺或双镶嵌工艺，其为本技术领域人员所熟知，因此，本文将不再重复说明。
图9是根据本发明的示例性实施例示出了半导体器件的截面图。
参考图9，层间介电层(ild)902设置在半导体衬底900上。多个晶体管的源极区和漏极区可在半导体衬底900上形成。imd层910在ild902上形成。半导体衬底900、ild层902和imd层910可与半导体衬底100、ild层102和imd层110相同或相似，为简要起见，将忽略此细节。
图9示出了左侧的逻辑互连结构930和右侧的mim电容器940。上述逻辑互连结构930包含下部金属互连件906a和上部金属互连件922a。上述mim电容器940包含夹在底部电极粘损906b和上部电极粘损922b之间的电容储存体916。上述mim电容器940在两互连金属层之间的imd层910内形成。
下部金属互连件沟槽区902a和底部电极粘损沟槽区902b设置在ild层902中，并彼此间隔开。第一扩散阻挡层904a设置在下部金属互连件沟槽区902a中，以覆盖上述下部金属互连件沟槽区902a并使下部金属互连件906a不与ild层102接触。第二扩散阻挡层904b设置在底部电极粘损沟槽区902b中，以覆盖底部电极粘损沟槽区902b并使底部电极粘损906b不与ild层902接触。
imd层910覆盖下部金属互连件906a、底部电极粘损906b和ild层902。不是如图1所示的包含双镶嵌结构，imd层910包含第一通孔910a，其形成穿透左侧imd层910的镶嵌结构，其包含逻辑互连结构930的至少一部分。imd层910还包含第二通孔910b，其形成穿透右侧imd层910的镶嵌结构，其包含mim电容器940(即，电容储存体916)的至少一部分。第一通孔910a和第二通孔910b的侧壁和底部可形成直角或非直角。
对于逻辑互连结构930，第三扩散阻挡层920a覆盖第一通孔910a的内表面。上部金属互连件922a填充第一通孔910a，上部金属互连件922a被第三扩散阻挡层920a环绕。对于mim电容器940，底部电极层912b覆盖第二通孔910b的内表面。电容器介电层914b覆盖底部电极层912b。第二金属层920b覆盖电容器介电层914b的内表面。上部电极粘损922b填充第二通孔910b并被第二金属层920b环绕。电容储存体916的电容存储能力可根据，例如，电容器介电层914b的介电常数、面积和厚度来决定。
图9仅用于说明目的，并不是本发明的限制。例如，通过示例性工艺可以形成不止一个mim电容器。下部金属互连件906a、底部电极粘损906b、上部金属互连件922a和上部电极粘损922b的大小和位置用于说明目的，而不受到限制。在逻辑部件中可有不止一个上部和下部金属互连件，而不是图示的一个。每一层，例如900、902和910的大小仅用于说明目的，并不受到限制。电容储存体916可呈不同形状，例如，圆柱形或凹型。
根据本发明，与现有制造相比，可通过减少所要求的光刻工艺的数目来降低制造成本。此外，所公开的mim电容器所要求的空间和mim电容器的复杂度也都减小。这样的话，所公开的mim电容器具有高电容密度并可设置在任何层内而不是包含在顶部两金属层中。所得到的mim电容器不改变cmos逻辑工艺的任何薄膜方式，因此，不存在spice模型移位、芯片性能下降和工艺可靠性问题。
本发明的一个实施例提供了一种半导体器件。半导体器件包含：半导体衬底；位于半导体衬底上方的第一介电层；位于第一介电层上方的第二介电层；延伸穿过第二介电层的开口；在通孔底部并沿着通孔侧壁共形地形成的底部导电层；在底部导电层上方共形地形成的第三介电层；在第三介电层上方共形地形成的上部导电层；在上部导电层上方形成并与该上部导电层连接并填充开口的上部接触件；其中，上部导电层在所述上部接触件和第三介电层之间提供扩散阻挡。
本发明的一实施例提供了金属-绝缘体-金属(mim)电容器。mim电容器包含第一介电层；在第一介电层中形成的底部电极粘损；位于第一介电层上方的第二介电层；延伸穿过第二介电层的镶嵌孔；共形地在镶嵌孔的底部并沿着所述镶嵌孔的侧壁并与底部电极粘损联接的底部电极层；共形地在底部电极层上方形成的第三介电层；共形地在第三介电层上方形成的上部电极层；在上部电极层上方形成并与其连接并填充所述镶嵌孔的上部电极粘损；其中，上部电极层在上部电极粘损和至第三介电层之间提供扩散阻挡；底部电极层在底部电极粘损和所述第三介电层之间提供扩散阻挡。
本发明的一实施例提供了一种半导体制造方法。方法包含：提供半导体衬底；在半导体衬底上方形成第一介电层；在第一介电层上方形成第二介电层；形成延伸穿过第二介电层的开口；在开口的底部并沿着开口的侧壁共形地形成底部导电层；在底部导电层上方共形地形成第三介电层；在第三介电层上方共形地形成上部导电层；在上部导电层上方形成填充开口的上部接触件；其中，上部导电层在上部接触件和第三介电层之间提供扩散阻挡。
根据本发明的一些实施例，提供了一种半导体器件，包括：半导体衬底；第一介电层，位于所述半导体衬底的上方；第二介电层，位于所述第一介电层的上方；通孔，延伸穿过所述第二介电层；底部导电层，在所述通孔的底部并沿着所述通孔的侧壁共形地形成；第三介电层，在所述底部导电层的上方共形地形成；上部导电层，在所述第三介电层的上方共形地形成；和上部接触件，在所述上部导电层的上方形成，连接至所述上部导电层并填充所述通孔；其中，所述上部导电层在所述上部接触件和所述第三介电层之间提供扩散阻挡。
在上述半导体器件中，还包括位于所述第一介电层中的底部接触件，其中，所述底部接触连接至所述底部导电层。
在上述半导体器件中，所述底部导电层、所述第三介电层和所述上部导电层共同形成电容储存体。
在上述半导体器件中，所述底部导电层在所述底部接触件和所述第三介电层之间提供扩散阻挡。
在上述半导体器件中，所述通孔包含阶梯配置。
在上述半导体器件中，所述第三介电层包含高介电常数(高k)材料，k值介于
在上述半导体器件中，所述第二介电层包含未掺杂的硅酸盐玻璃(usg)。
在上述半导体器件中，所述底部导电层包含氮化钽(tan)。
在上述半导体器件中，还包括第二底部导电层，所述第二底部导电层位于所述底部导电层和所述第三介电层之间，其中，所述第二底部导电层的导电性比所述底部导电层的导电性高。
在上述半导体器件中，所述上部导电层包含氮化钽(tan)。
在上述半导体器件中，还包括第二上部导电层，所述第二上部导电层位于所述上部导电层和所述第三介电层之间，其中，所述第二上部导电层的导电性比所述上部导电层的导电性高。
在上述半导体器件中，所述上部接触件包含铜(cu)。
根据本发明的另一些实施例，还提供了一种金属-绝缘体-金属(mim)电容器，包括：第一介电层；底部电极粘损，在所述第一介电层中形成。第二介电层，位于所述第一介电层上方；镶嵌结构，延伸穿过所述第二介电层；底部电极层，共形地位于所述镶嵌结构的底部和沿着所述镶嵌结构的侧壁形成，并连接至所述底部电极粘损；第三介电层，在所述底部电极层上方共形地形成；上部电极层，在所述第三介电层上方共形地形成；和上部电极粘损，在所述上部电极层上方形成，并且连接至所述上部电极层，并填充所述镶嵌结构；其中，所述上部电极层在所述上电极粘损和所述第三介电层之间提供扩散阻挡，所述底部电极层在所述底部电极粘损和所述第三介电层之间提供扩散阻挡。
在上述金属-绝缘体-金属电容器中，所述镶嵌结构为双镶嵌结构。
在上述金属-绝缘体-金属电容器中，所述第三介电层包含高介电常数(高k)材料，k值介于
在上述金属-绝缘体-金属电容器中，所述底部电极层包含氮化钽(tan)。
在上述金属-绝缘体-金属电容器中，所述底部电极层包含连接至所述底部电极粘损的外侧tan层和与所述第三介电层接触的内侧氮化钛(tin)层。
在上述金属-绝缘体-金属电容器中，所述上部电极层包含氮化钽(tan)。
在上述金属-绝缘体-金属电容器中，所述上部电极层包含连接至所述上部电极粘损的外侧tan层和与所述第三介电层接触的内侧tin层。
根据本发明的又一些实施例，还提供了一种半导体制造方法，包括：提供半导体衬底；在所述半导体衬底上方形成第一介电层；在所述第一介电层上方形成第二介电层；形成延伸穿过所述第二介电层的通孔；在所述通孔的底部并沿着所述通孔的侧壁共形地形成底部导电层；在所述底部导电层上方共形地形成第三介电层；在所述第三介电层上方共形地形成上部导电层；和在所述上部导电层上方形成用于填充通孔的上部接触件；其中，所述上部导电层在所述上部接触件和所述第三介电层之间提供扩散阻挡。
上述内容概述了几个实施例的特征，从而使得本领域技术人员可更好地了解本发明的各方面。本领域技术人员应理解，其可以轻松地将本发明作为基础，用于设计或修改其他工艺或结构，从而达成与本文实施例所介绍的相同目的和/实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离本发明的精神和范围。
- 还没有人留言评论。精彩留言会获得点赞！