电路和集成电路的制作方法

本公开涉及电路和集成电路，更具体地涉及包含晶体管以及与这样的晶体管耦接的构件的电路和集成电路。

背景技术：

级联布局可以包含可以为耗尽型高电子迁移率晶体管的高压侧晶体管(high-side transistor)以及可以为增强型硅金属-氧化物-半导体场效应晶体管(MOSFET)的低压侧晶体管(low-side transistor)，这两个晶体管彼此连接于中间节点处。高压侧晶体管的栅电极与低压侧晶体管的源极电连接。在切断操作过程中，Si MOSFET可以进入其雪崩区，因为中间节点的电压(Vm)可以超过Si MOSFET的漏极-源极击穿电压。产生对高电子迁移率晶体管的栅极的高应力以及电流崩塌的可能性可能是高的，并且这样的应力和电流崩塌对于切换操作特别成问题。

技术实现要素：

本实用新型的一个实施例解决的一个技术问题是防止高压侧晶体管的栅电极上的高应力以及电流崩塌的高可能性。

根据本实用新型的一个方面，提供了一种电路，该电路包括包含第一电流电极、第二电流电极和控制电极的第一晶体管，其中第一晶体管是高电子迁移率晶体管；包含第一电流电极、第二电流电极和控制电极的第二晶体管，其中第二晶体管的第一电流电极与第一晶体管的第二电流电极耦接；包含第一端子和第二端子的第一构件，其中第一构件是电阻器或二极管，第一构件的第一端子与第一晶体管的第一电流电极耦接，并且第一构件的第二端子与第一晶体管的第二电流电极耦接；以及包含第一端子和第二端子的第二构件，其中第二构件是电阻器或二极管，第二构件的第一端子与第二晶体管的第一电流电极耦接，并且第二构件的第二端子与第二晶体管的第二电流电极和第一晶体管的控制电极耦接。

在一个实施例中，电路的导通电阻低于除了不存在第一构件以外其他都相同的不同电路的导通电阻。

在另一个实施例中，第一构件和第二构件每个都是电阻器。

在一个特定的实施例中，第一构件与第二构件相比具有更高的电阻。

在另一个实施例中，第一构件和第二构件每个都是二极管，第一构件和第二构件每个的第一端子都是阴极，并且第一构件和第二构件每个的第二端子都是阳极。

根据本实用新型的另一个方面，提供了一种集成电路，该集成电路包括包含第一电流电极、第二电流电极和控制电极的第一晶体管结构，其中第一晶体管是高电子迁移率晶体管；以及包含第一端子和第二端子的构件，其中该构件是电阻器或二极管，该构件的第一端子与第一晶体管结构的第一电流电极或控制电极耦接，该构件的第二端子与晶体管结构的第二电流电极耦接，并且该构件被设置在源极焊盘、栅极焊盘、漏极焊盘或它们的任意组合之下，或者在晶体管区内以及在第一晶体管的电流电极与不是第一晶体管结构的电流电极或控制电极的另一个电极之间。

在一个实施例中，该构件是电阻器并具有与第一晶体管结构的控制电极耦接的第一端子，栅极焊盘与第一晶体管结构的控制电极电连接，以及源极焊盘与第一晶体管结构的第二电流电极电连接，其中该构件被设置在栅极焊盘、源极焊盘或它们的组合下方。

在另一个实施例中，该构件具有由隔离区界定的蛇形图案。

在另一个实施例中，集成电路还包括包含漏电极、源电极和栅电极的第二晶体管结构，其中第二晶体管结构是高电子迁移率晶体管结构；以及另一个电极，其中该构件是电阻器，第一晶体管结构的第一电流电极是漏电极，第一晶体管结构的第二电流电极是源电极，并且第一晶体管结构的控制电极是栅电极，另一个电极被设置在第一晶体管结构和第二晶体管结构的源电极之间，该电阻器包含设置在沟道层内的第一电阻器和第二电阻器，第一电阻器与另一个电极和第一晶体管结构的源电极耦接，以及第二电阻器与另一个电极和第二晶体管结构的源电极耦接。

在又一个实施例中，该构件是包含阳极和阴极的第一肖特基(Schottky)二极管，栅极焊盘与第一晶体管结构的控制电极电连接；源极焊盘与第一晶体管结构的第二电流电极电连接，第一肖特基二极管被设置在栅极焊盘和源极焊盘之间，第一肖特基二极管的阳极与栅极焊盘耦接，并且第一肖特基二极管的阴极与源极焊盘耦接，而集成电路还包含具有阳极和阴极的第二肖特基二极管；以及源电极总线，其中漏极焊盘与第一晶体管结构的第一电流电极电连接，并且第二肖特基二极管被设置在漏极焊盘与源电极总线之间，第二肖特基二极管的阳极与源电极总线耦接，并且第二肖特基二极管的阴极与漏极焊盘耦接。

本实用新型的一个实施例的技术效果是降低高压侧晶体管的栅电极上的应力、降低电流崩塌的可能性以及提供低的导通电阻(R_DSON)。

附图说明

实施例借助于示例来说明，并且没有被限定于附图。

图1包含以级联布局连接的晶体管的电路图，具有与其相应的晶体管并联连接的构件。

图2包含以级联布局连接的晶体管的电路图，具有与其相应的晶体管并联连接的电阻器。

图3包含以级联布局连接的晶体管的电路图，具有与其相应的晶体管并联连接的二极管。

图4包含以级联布局连接的晶体管的具有电阻器的电路图，其中集成电路包含晶体管之一和电阻器。

图5包含图4的集成电路的示例性物理布局的顶视图的图示。

图6包含图5所示的集成电路的放大部分的顶视图的图示。

图7和8包含根据不同的实施例的图6的电阻器的一部分的剖视图的图示。

图9包含以级联布局连接的晶体管的电路图，具有与其相应的晶体管并联连接的电阻器，其中集成电路包含晶体管之一和电阻器。

图10包含图9的集成电路的示例性物理布局的顶视图的图示。

图11包含图10所示的集成电路的放大部分的顶视图的图示。

图12包含图11的晶体管结构和电阻器的一部分的剖视图的图示。

图13包含以级联布局连接的晶体管的电路图，具有与其相应的晶体管并联连接的二极管，其中集成电路包含晶体管之一和二极管。

图14包含以级联布局连接的晶体管的电路图，具有与其相应的晶体管并联连接的二极管，其中集成电路包含晶体管之一和二极管。

图15包含图14的集成电路的示例性物理布局的顶视图的图示。

图16和17包含图15的集成电路的放大部分的顶视图的图示。

本领域技术人员应当意识到，附图中的元件是以简洁和清晰为目的而示出的，而不一定按比例绘制。例如，附图中的某些元件的尺寸相对于其他元件而言可能被放大，以帮助提高对本实用新型的实施例的理解。

具体实施方式

下面结合附图进行的描述被提供用于帮助理解本文所公开的教导。下面的讨论将会聚焦于本教导的具体实施方式和实施例。该焦点被提供用于帮助描述本教导，并且不应当被理解为对本教导的范围或适用性的限定。然而，可以基于本申请所公开的教导而使用其他实施例。

术语“有效电阻”意指电阻器的电阻或者反向偏置二极管在比其相应的击穿电压更高(更接近0)的电压范围内的电阻。

术语“集成电路”意指形成于同一半导体基板内或之上的至少两个不同的电子构件。

术语“晶体管结构”意指晶体管的物理实例。一个晶体管可以仅具有一个晶体管结构，或者可以具有其漏电极或集电极连接在一起、其源电极或发射极连接在一起以及其栅电极或基极连接在一起的多个晶体管。

术语“包括”、“包含”、“含有”、“涵盖”、“具有”、“拥有”或者它们的任何其他变型意指覆盖非排他性的包含。例如，包含一系列特征的方法、物件或装置并不一定仅限于那些特征，而是可以包括此类方法、物件或装置中没有明确列出的或者固有的其他特征。此外，除非另有明确说明，否则“或者”指的是包容性的或者，而不是排他性的或者。例如，条件A或B可以通过下列情形中的任一种来满足：A为真(或存在)且B为假(或不存在)，A为假(或不存在)且B为真(或存在)，以及A和B两者均为真(或存在)。

同样，“一(a)”或“一个(an)”的使用被用来描述本文所描述的元件和构件。这仅仅为了方便而这么做并给出本实用新型的范围的一般概念。该描述应当被理解为包括一个、至少一个或者同样包括复数形式的单数形式，反之亦然，除非很明显另有所指。例如，当在本文中描述单个项时，可以使用多个项来代替单个项。类似地，当在本文中描述多个项时，单个项可以代替该多个项。

除非另有界定，否则本文所使用的所有技术和科学术语都具有本实用新型所述领域的普通技术人员通常所理解的意思。材料、方法和示例仅仅是说明性的，而并非意指限制性的。对于本文没有描述的范围，有关具体材料和处理操作的许多细节是常规的，并且可以在半导体和电子领域的教科书及其他来源中找到。

电路可以包含与电阻器或二极管耦接的晶体管。在一个实施例中，电路可以包含按级联配置布置的一对晶体管，并且每个晶体管都可以具有并联连接的相应构件。这些构件可以是电阻器或二极管。这些构件可以帮助降低高压侧晶体管的栅电极上的应力，降低电流崩塌的可能性，提供低的导通电阻(R_DSON)，或者它们的任意组合。特别地，与低压侧晶体管并联连接的构件可以提供在低压侧晶体管周围的泄漏路径，以帮助降低在高压侧晶体管的控制电极处的峰值电压。两个构件都存在的实施例与仅具有一个构件与低压侧晶体管并联的电路相比有助于提供更低的R_DSON。

电路的至少一部分可以是集成电路的形式，该集成电路可以包含高电子迁移率晶体管结构和电阻器、二极管、一对电阻器或一对二极管。集成电路可以有助于降低寄生效应(寄生电阻和寄生电感)，这种寄生效应将在单独的分立构件连接在一起的情况下另外发生。

图1包括包含晶体管12和14及构件16和18的电路10的电路图。电路10包含一对电源端子以及输入或控制端子。被配置用于接收较高电压的电源端子与晶体管12的电流电极耦接，而被配置用于接收较低电压的另一个电源端子与晶体管14的电流电极耦接。输入或控制端子与晶体管14的控制电极耦接。

晶体管12可以包含可以生成二维电子气(2DEG)的高电子迁移率晶体管(HEMT)。晶体管12可以包含III-V族半导体材料，并且在一个实施例中，III-V族半导体材料是III-N材料，并且在一个更具体的实施例中，III-V族半导体材料是GaN或Al_(1-x)Ga_xN，其中0<x<1。晶体管12可以是耗尽型晶体管。晶体管14的电流电极与电路10的端子耦接，并且晶体管12的另一个电流电极与中间节点(N)耦接。

晶体管14可以包括增强型晶体管。晶体管14的电流电极可以与晶体管12的电流电极和中间节点耦接，并且晶体管14的另一个电流电极可以与晶体管12的控制电极和电路10的另一个端子耦接。在一个实施例中，晶体管14是绝缘栅极场效应晶体管(IGFET)。晶体管14的电流电极与中间节点耦接，并且晶体管14的另一个电极与电路10的另一个端子耦接。

在一个实施例中，晶体管12和14是场效应晶体管。在一个特定的实施例中，晶体管12的漏极与电路10的漏极端子(D)耦接；晶体管12的源极与中间节点(N)和晶体管14的漏极耦接；晶体管14的源极与晶体管12的栅极和电路10的源极端子(S)耦接；并且晶体管14的栅极与电路10的控制端子(G)耦接，该控制端子(G)也可以是电路10的输入端子。因而，电路10的状态可以通过控制在电路10的控制端子上的电压来控制。

构件16可以具有与晶体管12的电流电极耦接的端子，并且构件18可以具有与晶体管14的电流电极耦接的端子。在一个实施例中，构件16和18可以是电阻器26和28，如图2所示。电阻器26的端子与晶体管12的漏极和电路10的漏极端子耦接；并且电阻器26的另一个端子耦接至晶体管12的源极、中间节点及晶体管14的漏极。电阻器28的端子耦接至晶体管14的漏极、中间节点及晶体管12的源极；并且电阻器28的另一个端子耦接至晶体管14的源极、晶体管12的栅极及电路10的源极端子。

在一个实施例中，构件16和18可以是如图3所示的二极管36和38。二极管36和38可以是肖特基二极管或PN结二极管。二极管36的阴极与晶体管12的漏极和电路10的漏极端子耦接，并且二极管36的阳极耦接至晶体管12的源极、中间节点及晶体管14的漏极。二极管38的阴极耦接至晶体管14的漏极、中间节点及晶体管12的源极；并且二极管38的阳极耦接至晶体管14的源极、晶体管12的栅极及电路10的源极端子。

在一个非限制性的示例中，构件16和18可以被选择为使得在晶体管12的栅电极上的电压在正常操作(包括切换操作)期间不会变得过高。正常操作不包括在端子D和S之间具有比设计的电压差高的电压差(例如，对于被设计为在D和S之间不超过440V的电路，在D和S之间具有1000V的电压差)。在一个特定的实施例中，晶体管14的漏极-源极击穿电压的范围可以为30-40V，因而晶体管12的栅电极可以达到30-40V。在一个实施例中，在栅电极上的电压可以被降低至20V，并且可以更低。此外，构件16和18每个的有效电阻可以超过0.1MΩ。构件可以为分压器，使得为中间节点设计的电压在晶体管12和14为截止时通过构件的相对有效电阻来确定。例如，如果在中间节点处的电压将是在电路的D和S端子之间的电压差的10％，则构件16的有效电阻是构件18的有效电阻的9倍。有效电阻之比可以随着在D和S之间的设计电压差改变而改变。因而，在阅读了本说明书之后，本领域技术人员应当可以选择构件16和18的有效电阻，以满足特定应用的需要或期望。

前面所描述的所有耦接都可以是在所描述的构件之间的电连接的形式。

构件16和18，不论是电阻器26或28还是二极管36和38，都可以帮助降低晶体管12的栅电极上的应力，降低电流崩塌的可能性，并且提供低的R_DSON。特别地，构件18可以提供在晶体管14周围的泄漏路径，以帮助降低在晶体管12的栅电极处的峰值电压。构件16可以帮助将R_DSON保持为相对低。当构件18在没有构件16的情况下存在时，R_DSON可能比在没有构件16和18的电路中的R_DSON高200％。然而，当构件16和18都存在时，R_DSON可以比在没有构件16和18的电路中的R_DSON高出不到150％、不到90％以及50％。在一个实施例中，当构件16和18都存在时，R_DSON可以比在没有构件16和18的电路中的R_DSON高出大于0.1％，并且在一个特定的实施例中，R_DSON比在没有构件16和18的电路中的R_DSON高大约20％。因而，电路在R_DSON与降低栅极应力和电流崩塌的可能性之间达成良好的平衡。

晶体管12和14可以被实现于相同的或不同的管芯上。构件16和18可以被实现为分立的构件，或者其中一个或两者可以与晶体管12集成在一起。下文所例示和描述的实施例提供了有关集成电路的示例性实施例，该集成电路包含与晶体管12一起位于同一管芯上的构件18或者与晶体管12一起位于同一管芯上的构件16和18两者。注意，在下文中的某些实施例中，在电路内的构件16的使用并不是必需的。

在一组实施例中，构件是电阻器。在图4所示的实施例中，集成电路42可以包含晶体管12和电阻器28。图5包括包含漏极焊盘52、源极焊盘54和栅极焊盘56的集成电路42的物理布局。晶体管区58被设置在漏极焊盘52与源极焊盘54和栅极焊盘56之间。许多晶体管结构位于用于形成晶体管12的晶体管区58内。特别地，晶体管结构的漏电极相互连接且与漏极焊盘52连接，晶体管结构的源电极相互连接且与源极焊盘54连接，晶体管结构的栅电极相互连接且与栅极焊盘56连接。漏极焊盘52与电路10的漏极电连接，源极焊盘54与电路10的中间节点电连接，并且栅极焊盘56与电路10的源极端子(例如，地线)电连接。

图6包含集成电路的放大部分，用于示出了电阻器关于源极焊盘54和栅极焊盘56的位置。特别地，电阻器对应于图6中的电阻器布局68。电阻器布局68具有蛇形图案。也可以对电阻器布局使用其他图形，例如，方波图案、Z字图案、锯齿图案、正弦波图案等。源极焊盘54和栅极焊盘56覆盖于电阻器布局68之上，并在电阻器布局68的端部附近的接触部562和542处与电阻器布局68接触。

图7包含沿着图6中的剖面线7-7的剖视图的图示。集成电路包含许多个层，然而，仅示出了沟道层72和阻挡层74。在一个特定的实施例中，沟道层72可以包含GaN层并且被用于构成晶体管12的晶体管结构的沟道区，并且阻挡层74可以包括Al_(1-x)Ga_xN层，其中0<x<1。图7示出了其中将形成2DEG的电阻器布局68的电阻器段78。离子注入可以被用来界定电阻器布局68。在一个特定的实施例中，多个种类的离子可以被注入其中将不形成2DEG的沟道层72内。在一个实施例中，这些种类可以包括惰性气体，诸如，Ar、He、Ne等。

图8包含具有电阻器段88的一种可替换实施例的图示。图8与图7相似，除了阻挡层74的一些部分被去除了。图8所示的配置可允许较高的表面电阻，并且因此允许形成更紧凑的电阻器布局。

图9至12示出了其中集成电路92包含晶体管12及电阻器26和28的另一个实施例。电阻器26或28中的任一个可以包括电阻器布局68，如上所述。另一个电阻器可以具有图10至12所示的布局。另一个电阻器被嵌入晶体管区58内。图11包含晶体管区58的一部分的放大视图，并且包含两个直接相邻的晶体管结构。每个晶体管结构都包含漏电极112、源电极114以及设置在漏电极112与源电极114之间的栅电极116。另一个电极118被设置在源电极114之间，并且电阻器被形成于源电极114与电极118之间。如果电阻器对应于电阻器28，则电极118与栅电极116耦接，并且如果电阻器对应于电阻器26，则电极118与漏电极112耦接。

图12包含沿着图11中的剖面线12-12的剖视图的图示。图12示出了其中在操作期间将形成2DEG的区域之间的电阻器段128。离子注入可以被用来界定电阻器段128。在一个特定的实施例中，多个种类的离子可以被注入沟道层122内，除了不形成2DEG的区域以外。在一个实施例中，这些种类可以包括惰性气体，例如，Ar、He、Ne等。因而，在本实施例中，电阻器在不形成2DEG的区域内形成。

注意，在一种可替换的实施例中，集成电路42的电阻器28(图4)可以形成于晶体管区58内，如同集成电路92的电阻器26(图9)，而不是形成于源极焊盘54和栅极焊盘56附近。

在一组实施例中，构件是二极管。在图13所示的实施例中，集成电路132可以包含晶体管12和二极管38。图14示出了其中集成电路142包含晶体管12及二极管36和38的另一个实施例。图15包括包含漏极焊盘52、源极焊盘54和栅极焊盘56的集成电路142的物理布局。晶体管区58被设置在漏极焊盘52与源极焊盘54和栅极焊盘56之间。

图16包含在二极管38位于栅极焊盘56与源极焊盘54之间时的集成电路142的放大部分。在一个实施例中，二极管是肖特基二极管。栅极焊盘56包含延伸至阳极电极168的接触部166，该阳极电极168延伸至阻挡层74内并且可以接触也可以不接触沟道层72(见图7)。在阳极电极168与阻挡层74或沟道层72之间的界面可以形成肖特基二极管。肖特基二极管的阴极与作为源极焊盘54的一部分或电连接至源极焊盘54的接触部164耦接。

图17包含在二极管36位于源极总线174与漏极焊盘52之间时的集成电路142的放大部分。在一个实施例中，二极管是肖特基二极管。源极总线174包含延伸至阳极电极176的接触部175，该阳极电极176延伸至阻挡层74内并且可以接触也可以不接触沟道层72(见图7)。在阳极电极176与阻挡层74或沟道层72之间的界面可以形成肖特基二极管。肖特基二极管的阴极与作为漏极焊盘52的一部分或电连接至漏极焊盘52的接触部172耦接。

在图13所示的实施例中，会存在如图15和16所示的栅极焊盘56和源极焊盘54之间的二极管，而不会存在如图15和17所示的源极总线174与漏极焊盘52之间的二极管。

前面所描述的集成电路的物理布局和组织有助于理解诸如二极管和电阻器之类的特定构件的可能位置。这样的布局和组织是示例性的，并且不限定本实用新型的范围。本领域技术人员应当意识到，其他布局和组织也是可以的。

许多不同的方面和实施例都是可以的。那些方面和实施例中的一些将在下文进行描述。在阅读了本说明书之后，本领域技术人员应当意识到，那些方面和实施例只是说明性的而不限定本实用新型的范围。实施例可以依据下文所列出的项目中的任意一项或多项。

项目1.一种电路，包含：

包含第一电流电极、第二电流电极和控制电极的第一晶体管，其中第一晶体管是高电子迁移率晶体管；

包含第一电流电极、第二电流电极和控制电极的第二晶体管，其中第二晶体管的第一电流电极与第一晶体管的第二电流电极耦接；

包含第一端子和第二端子的第一构件，其中：

第一构件是电阻器或二极管；

第一构件的第一端子与第一晶体管的第一电流电极耦接；以及

第一构件的第二端子与第一晶体管的第二电流电极耦接；以及

包含第一端子和第二端子的第二构件，其中：

第二构件是电阻器或二极管；

第二构件的第一端子与第二晶体管的第一电流电极耦接；以及

第二构件的第二端子与第二晶体管的第二电流电极和第一晶体管的控制电极耦接。

项目2.根据项目1的电路，其中电路的导通电阻低于除了不存在第一构件以外其他都相同的不同电路的导通电阻。

项目3.根据项目1的电路，其中第一构件和第二构件每个都是电阻器。

项目4.根据项目3的电路，其中第一构件与第二构件相比具有更高的电阻。

项目5.根据项目1的电路，其中第一构件和第二构件每个都是二极管；第一构件和第二构件每个的第一端子都是阴极；并且第一构件和第二构件每个的第二端子都是阳极。

项目6.根据项目1的电路，其中第一晶体管与第二晶体管相比具有更大的源极-漏极击穿电压。

项目7.根据项目1的电路，其中第一晶体管是耗尽型III-V晶体管，并且第二晶体管是增强型硅晶体管。

项目8.一种集成电路，包含：

包含第一电流电极、第二电流电极和控制电极的第一晶体管结构，其中第一晶体管是高电子迁移率晶体管；以及

包含第一端子和第二端子的构件，其中：

构件是电阻器或二极管；

构件的第一端子与第一晶体管结构的第一电流电极或控制电极耦接；

构件的第二端子与晶体管结构的第二电流电极耦接；并且

构件被设置为：

在源极焊盘、栅极焊盘、漏极焊盘或者它们的任意组合下方；或者

在晶体管区内并且在第一晶体管的电流电极与不是第一晶体管结构的电流电极或控制电极的另一个电极之间。

项目9.根据项目8的集成电路，其中所述构件是电阻器。

项目10.根据项目9的集成电路，其中栅极焊盘与第一晶体管结构的控制电极电连接；并且源极焊盘与第一晶体管结构的第二电流电极电连接，其中所述构件被设置于栅极焊盘、源极焊盘或它们的组合下方。

项目11.根据项目10的集成电路，其中所述构件具有与第一晶体管结构的控制电极耦接的第一端子。

项目12.根据项目9的集成电路，其中所述构件具有由隔离区界定的蛇形图案。

项目13.根据项目9的集成电路，还包含沟道层以及覆盖于沟道层之上的阻挡层，其中阻挡层的一部分在与电阻器对应的位置处被去除。

项目14.根据项目9的集成电路，还包含源极总线条(bus bar)，其中漏极焊盘与第一晶体管结构的第一电流电极电连接；源极总线条与第一晶体管结构的第二电流电极电连接；并且所述构件被设置于漏极焊盘之下。

项目15.根据项目9的集成电路，还包含：

包含漏电极、源电极和栅电极的第二晶体管结构，其中第二晶体管结构是高电子迁移率晶体管结构；以及

另一个电极，

其中：

第一晶体管结构的第一电流电极是漏电极，第一晶体管结构的第二电流电极是源电极，并且第一晶体管结构的控制电极是栅电极；

另一个电极被设置在第一晶体管结构和第二晶体管结构的源电极之间；

电阻器包含设置于沟道层内的第一电阻器和第二电阻器；

第一电阻器与另一个电极和第一晶体管结构的源电极耦接；并且

第二电阻器与另一个电极和第二晶体管结构的源电极耦接。

项目16.根据项目15的集成电路，其中另一个电极与第一晶体管结构和第二晶体管结构的栅电极电连接。

项目17.根据项目15的集成电路，其中没有漏电极被设置在第一晶体管结构和第二晶体管结构的源电极之间。

项目18.根据项目8的集成电路，其中构件是包含阳极和阴极的第一肖特基二极管。

项目19.根据项目18的集成电路，其中栅极焊盘与第一晶体管结构的控制电极电连接；源极焊盘与第一晶体管结构的第二电流电极电连接；并且第一肖特基二极管被设置在栅极焊盘和源极焊盘之间，第一肖特基二极管的阳极与栅极焊盘耦接，并且第一肖特基二极管的阴极与源极焊盘耦接。

项目20.根据项目18的集成电路，还包含：

包含阳极和阴极的第二肖特基二极管；以及

源电极总线，

其中：

漏极焊盘与第一晶体管结构的第一电流电极电连接，

第二肖特基二极管被设置在漏极焊盘与源电极总线之间，第二肖特基二极管的阳极与源电极总线耦接，并且第二肖特基二极管的阴极与漏极焊盘耦接。

注意，并非以上在总体描述或示例中所描述的所有活动都是必需的，具体活动的一部分可以是不需要的，并且除了所描述的那些活动之外还可以执行一个或多个另外的活动。此外，活动被列出的顺序并不一定是它们被执行的顺序。

益处、其他优势及问题的解决方案已经在上文中关于具体的实施例进行了描述。然而，益处、优势、问题的解决方案以及可以使任何益处、优势、问题的解决方案出现或变得更为显著的任何特征都不应当被解释是任意或所有权利要求的关键、必要或本质的特征。

关于本文所描述的实施例的规范和说明旨在提供关于各种实施例的结构的一般性理解。这些规范和说明并非旨在用作使用本文所描述的结构或方法的装置和系统的所有元件和特征的穷尽地及全面地描述。单独的实施例同样可以结合起来提供于单一实施例中，并且相反地，为了简便起见而在单一实施例的背景下描述的各种特征同样可以单独地提供或者以任意子组合的方式提供。此外，对于范围内所述的数值的提及包括该范围内的每个值。在阅读了本说明书之后，本领域技术人员应当清楚许多其他实施例。其他实施例可以从本公开中得出并使用，使得可以在不脱离本公开的范围的情况下进行结构替代、逻辑替代或者其它改变。因此，本公开应当被看作是说明性的，而非限制性的。