基于垂直沟道的MISFET器件及其制备方法与流程

本发明涉及一种半导体器件，特别涉及一种基于垂直沟道的MISFET(Vertical Channel Heterostructure Metal-Insulator-Semiconductor Field-effect Transistor,VC-MISFET)器件及其制备方法。

背景技术：

随着微电子技术的发展，CMOS器件和集成电路已经步入所谓的后摩尔时代，也即，集成电路的发展已经逐步偏离“摩尔定律”的曲线。特别是当器件的栅长及沟道长度越来越短、栅介质层越来越薄时所带来的“短沟道效应”、“DIBL效应”(Drain Induced Barrier Lowering，漏端引入的势垒降低)以及源漏直接隧穿等，使得器件尺寸缩小愈来愈困难。并且由于栅长变短，栅控能力下降，使器件的亚阈摆幅以及开关电流比下降，带来功耗增加等一系列问题。为了解决以上问题，研究人员提出了Si基Fin-FET、Si基垂直沟道器件、基于纳米线的垂直器件等解决方案。但这些解决方案仍存在一些缺陷。例如，Fin-FET仍然要借助光刻技术来获得更小的栅长。又如，基于Si纳米线的器件等必须进行局部掺杂，这增大了工艺难度。再如，Si基垂直沟道器件可以先行形成多层不同掺杂类型的结构再刻蚀形成垂直沟道结构，但是，这无疑更加增大了工艺的复杂程度，而且Si材料体系由于其材料性质所限，在耐高压和耐高温、抗辐射等方面的性能均不甚理想。

技术实现要素：

本发明的主要目的在于提供一种基于垂直沟道的MISFET(Metal-Insulator-Semiconductor Field-effect Transistor，金属-绝缘介质或氧化物半导体场效应管)器件及其制备方法，以克服现有技术的不足。

为实现上述发明目的，本发明采用了如下技术方案：

本发明实施例提供了基于垂直沟道的MISFET器件，包括源极、漏极、栅极以及MIS结构，其特征在于：所述MIS结构包括至少一半导体结构和环绕半导体结构设置的绝缘介质，且在所述半导体结构和绝缘介质的界面处形成有沟道，所述沟道的轴线基本垂直于一选定平面，所述源极与漏极经所述沟道电连接，所述栅极分布于源极和漏极之间。

在一些较佳实施方案中，所述MISFET器件包括阵列分布的复数个半导体结构，且该复数个半导体结构与绝缘介质之间形成有由复数个所述的沟道组成的沟道阵列。

在一些较佳实施方案中，所述源极、漏极及栅极中的至少一者平行于所述选定平面。进一步的，所述源极、漏极与所述半导体结构形成欧姆接触。

进一步的，所述半导体结构的材质可以选自III～V族半导体。

本发明实施例还提供了一种基于垂直沟道的MISFET器件的制备方法，其包括：

于衬底主平面上形成MIS结构，所述MIS结构包括至少一半导体结构和环绕半导体结构设置的绝缘介质，且在所述半导体结构和绝缘介质的界面处形成有沟道，所述沟道的轴线基本垂直于一选定平面；

制作源极、栅极及漏极，并使所述源极与漏极经所述沟道电连接，所述栅极分布于源极和漏极之间。

在一些较佳实施方案中，所述的制备方法还包括：在所述衬底主平面上形成阵列分布的复数个半导体结构与绝缘介质，并使该复数个半导体结构与绝缘介质之间形成由复数个所述的沟道组成的沟道阵列。

在一些较佳实施方案中，所述源极、漏极及栅极中的至少一者平行于所述选定平面。进一步的，所述源极、漏极与所述半导体结构形成欧姆接触。

进一步的，所述半导体结构的材质可以选自III～V族半导体。

较之现有技术，本发明至少具有如下优点：

(1)本发明MISFET器件的栅极可对沟道实现全角度包围，因此可以最大限度地提高栅控能力。

(2)本发明MISFET器件的栅极长度由沉积的栅极金属厚度决定，因此其极限厚度可以达到单原子层厚度，即，可以突破光刻的极限，进而可以极大提高器件工作频率。

(3)本发明的MISFET器件因III-V器件可以经高温合金化方式形成欧姆接触，所以毋需对源、漏极接触处的半导体进行局部掺杂，简化了工艺；

(4)本发明的MISFET器件在制作时，无需如现有平面结构器件那样考虑栅极、漏极、源极的引线交迭问题，可以大大简化工艺难度，提高成品率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一典型实施例中一种基于垂直沟道的MISFET器件的立体结构示意图。

图2是本发明一典型实施例中一种基于垂直沟道的MISFET器件的主视图。

图3是本发明一典型实施例中一种基于垂直沟道的MISFET器件的俯视图。

图4是本发明一典型实施例中一种基于垂直沟道的MISFET器件的左视图。

图5是本发明另一典型实施例中一种基于垂直沟道的MISFET器件的主视图。

图6是本发明另一典型实施例中一种基于垂直沟道的MISFET器件的俯视图。

图7是本发明另一典型实施例中一种基于垂直沟道的MISFET器件的左视图。

具体实施方式

本发明实施例的一个方面提供的一种基于垂直沟道的MISFET器件(VC-MISFET)可以包括源极、漏极、栅极以及MIS结构，所述MIS结构包括至少一半导体结构和环绕半导体结构设置的绝缘介质，且在所述半导体结构和绝缘介质的界面处形成有沟道，所述沟道的轴线基本垂直于一选定平面，所述源极与漏极经所述沟道电连接，所述栅极分布于源极和漏极之间。

前述的“基本垂直于”是指所述沟道的轴线与所述选定平面成90°或接近于90°的角，即所述沟道可以相对于所述选定平面竖直站立或者倾斜站立的方式设置。

进一步的，所述MIS结构的轴线基本垂直于所述选定平面。

其中，所述MIS结构可以为柱状的，其径向截面可以是圆形、正六边形、三角形或其它封闭多边形中的一种。亦即，所述MIS结构可以呈圆柱状、棱柱状等。

进一步的，所述半导体为柱状，其径向截面的形状可以包括多边形或圆形等规则或不规则形状，但不限于此。

进一步的，所述半导体结构为纳米柱，其可使所述器件具有更佳性能。

在一些较佳实施方案中，所述绝缘介质与半导体结构同轴设置。

进一步的，所述源极和漏极沿所述沟道轴向间隔设置，所述栅极设于源极和漏极之间。如此，源、漏、栅是非共平面的，所以在制作时无需考虑栅极、漏极、源极的引线交迭等问题，可以大大简化工艺难度。

在一些实施方案中，所述源极和漏极可分别设置所述沟道两端处。并且，所述源极和漏极的位置可以互换。

进一步的，所述源极和漏极与半导体结构形成欧姆接触，从而实现源、漏极可通过沟道形成电连接。

在一些较佳实施方案中，所述栅极与源极之间的距离小于所述栅极与漏极之间的距离，以获得较大的击穿电压。

在一些较佳实施方案中，所述栅极环绕所述沟道设置。进一步的，所述栅极环绕所述MIS结构设置。亦即，所述栅极对所述沟道实现全角度包围，如此可以最大限度提高栅控能力。

在一些较佳实施方案中，所述源极、漏极及栅极中的至少一者平行于所述选定平面，如此可使MISFET器件在制作时，无需如现有平面结构器件那样考虑栅极、漏极、源极的引线交迭问题，可以大大简化工艺难度，提高成品率。

进一步优选的，所述源极、漏极及栅极均平行于所述选定平面，如此可进一步简化源、漏及栅极的制作工艺，降低制作成本。

进一步的，为避免大的栅源、栅漏寄生电容，所述栅极与源极之间以及所述栅极与漏极之间的交叠面积(亦可认为是栅极与源极和/或漏极于所述选定平面上的正投影的交叠面积)应尽量小。

进一步的，所述沟道的长度和直径可以依据实际需要而相应设置。

在一些较为具体的实施方案中，所述沟道的长度可以达到纳米尺度，当其小于符合条件的值时，将使所述器件具有更佳性能，例如产生诸如弹道输运等性能。

进一步的，所述栅极的长度(亦即在所述沟道轴向上的厚度)可以通过对栅金属的沉积厚度进行控制，因此可以极小，乃至可以达到单电子层厚度，突破光刻的极限，因而可以极大提高器件工作频率并延伸至太赫兹波段。

同样的，对于所述源极和漏极而言，其长度(亦即在所述沟道轴向上的厚度)也可以通过对源金属、漏金属的沉积厚度进行控制。

在一些较佳实施方案中，所述MISFET器件包括阵列分布的复数个半导体结构，且该复数个半导体结构与绝缘介质之间形成有由复数个所述的沟道组成的沟道阵列(亦可称为沟道簇)，如此可提高器件电流。显然的，通过控制所述沟道阵列的数量等，还可以实现对器件电流的精确调控。进一步的，所述沟道阵列可以采用业界习知的点阵结构。

在一些实施方案中，所述源极和漏极中的至少一者与栅极之间还保留或未保留隔离绝缘介质层。优选的，所述源极和漏极中的任一者与栅极之间均无隔离绝缘介质层。进一步的，前述隔离绝缘介质层的材质可以选自二氧化硅、氮化硅、氧化铝等业界习用的材料。

在一些较为具体的实施案例中，所述源极包括源极接触环，所述源极接触环环绕所述沟道设置。进一步的，所述源极接触环还可经连接线与源极引线盘电连接。

在一些较为具体的实施案例中，所述漏极包括漏极接触环，所述漏极接触环环绕所述沟道设置。进一步的，所述漏极接触环还可经连接线与漏极引线盘电连接。

在一些较为具体的实施案例中，所述栅极包括栅极接触环，所述栅极接触环环绕所述沟道设置。进一步的，所述栅极接触环还可经连接线与栅极引线盘电连接。

更进一步的，前述源极接触环、漏极接触环和栅极接触环中的至少一者与所述沟道同轴设置。

更进一步的，前述源极接触环、漏极接触环和栅极接触环中的至少一者平行于所述选定平面。

在一些较佳实施方案中，所述栅极还可具有场板结构。

在一些较为具体的实施案例中，所述MISFET器件还可包括衬底，所述选定平面为所述衬底主平面，并且所述沟道形成于所述衬底主平面上。

进一步的，所述衬底可以选自业界习用的衬底，例如蓝宝石衬底、GaN衬底、SiC衬底等，且不限于此。

所述基于垂直沟道的MISFET器件可以通过习见半导体器件加工工艺制成。

综述之，与现有平面型HEET相比，本发明基于垂直沟道的MISFET器件具有如下优点：第一，器件的栅电极长度决定于金属的厚度，不需要借助光刻工艺定义，因此，可以突破光刻分辨率限制，获得极小栅长。对于提高器件频率特性具有非常重要意义。第二，由于栅电极360°包围沟道，所以可以大大提高栅控能力，从而获得极高跨导并且降低关态电流。与现有的垂直沟道Si基器件或垂直型Si基纳米线器件相比，其同样具有如下优势：该器件不需要进行局部掺杂工艺，可以大大降低器件工艺成本。

本发明实施例的另一个方面还提供了一种制作前述基于垂直沟道的MISFET器件的方法，其可以包括：

于衬底主平面上形成MIS结构，所述MIS结构包括至少一半导体结构和环绕半导体结构设置的绝缘介质，且在所述半导体结构和绝缘介质的界面处形成有沟道，所述沟道的轴线基本垂直于一选定平面；

制作源极、栅极及漏极，并使所述源极与漏极经所述沟道电连接，所述栅极分布于源极和漏极之间。

进一步的，在所述制备方法中，可以通过MOCVD、PECVD等业界已知的外延生长方式等于衬底主平面上生长形成所述半导体结构。

进一步的，在所述制备方法中，可以通过金属溅射、原子层积等方式制作形成前述源极、漏极、栅极等。而这些电极的材质也可以选自业界常用的金属或非金属材料，特别是金属材料，例如Au、Ni、Ti等等。

进一步的，在所述制备方法中，也可以通过业界已知的物理和/或化学沉积方式形成前述的绝缘介质层等。

进一步的，在所述的制备方法中，可以对所述半导体结构进行n型掺杂，以提高所述MIS结构中沟道的电子浓度。

进一步的，所述的制备方法还可包括：在所述衬底主平面上形成阵列分布的复数个半导体结构与绝缘介质，并使该复数个半导体结构与绝缘介质之间形成由复数个所述的沟道组成的沟道阵列。

进一步的，所述的制备方法还包括：使所述源极及漏极与所述半导体结构形成欧姆接触。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1所示系本发明一典型实施例中的一种基于垂直沟道的MISFET(VC-MISFET)器件，其包括衬底、MIS结构源极、漏极、栅极等。

进一步的，该MIS结构可以为柱状结构，其可以是主要由绝缘介质a和半导体结构b组成的同轴结构。该绝缘介质a和半导体结构b的界面处形成有沟道(图中未示出)。所述沟道的轴线垂直于衬底主平面设置。

其中，该栅极环绕所述沟道，特别是所述MIS结构设置，且位于源、漏电极之间。

其中，所述源极和漏极分别设置于沟道的上、下两端，且与第一、半导体形成欧姆接触，使得源、漏极可通过沟道形成电连接。

进一步的，所述栅极与所述漏极和/或源极之间还可分布有隔离绝缘介质层，所述介质层的材质可以是Si₃N₄，等，且不限于此。但更为优选的，所述栅极与所述漏极、源极之间均无隔离绝缘介质层。

进一步的，所述漏极可以包括漏极接触环c1，该漏极接触环c1可以通过漏极连接线c3与漏极引线盘c2电连接。

进一步的，所述栅极可以包括栅极接触环e1，该栅极接触环e1可以通过栅极连接线e3与栅极引线盘e2电连接。

进一步的，所述源极可以包括源极接触环g1，该源极接触环g1可以通过源极连接线g3与源极引线盘g2电连接。

进一步的，前述半导体沟道的材质可以是GaN等III～V族半导体材料等。

进一步的，前述栅极、源极、漏极的材质可以选自业界已知的合适金属材料。

进一步的，前述绝缘介质的材质可以是Si₃N₄等或者各类适用的金属氧化物等。

本发明一典型实施例中的一种制备所述VC-MISFET器件的方法可以包括如下步骤：

(1)在选定衬底主平面上形成主要由绝缘介质a和半导体结构b组成的MIS结构。

(2)形成漏极，包括环绕沟道的漏极接触环c1。

(3)沉积栅、漏之间的隔离绝缘介质层。

(4)形成栅极，包括环绕沟道的栅极接触环e1。

(5)沉积栅、源之间的隔离绝缘介质层。

(6)形成源极，包括环绕沟道的源极接触环g1。

(7)去除位于引线盘之外的栅极与漏极、栅极与源极之间的隔离绝缘介质层。

(8)刻蚀形成源极、栅极、漏极引线盘的接触孔。

(9)制作源极、栅极、漏极引线。

进一步的，前述漏极连接线c3、栅极连接线e3、源极连接线g3皆不平行。

再请参阅图2-图4，本发明一典型实施例中的一种基于垂直沟道的MISFET可以包括衬底3、MIS结构、源极4、栅极5和漏极6等。

进一步的，所述MIS结构包括绝缘介质2和半导体结构1，所述绝缘介质2环绕所述半导体结构1设置。

进一步的，作为外壳的绝缘介质2与作为核心的半导体结构1共同组成柱状同轴MIS结构，且在绝缘介质2和半导体结构1的界面处形成有沟道(图中未示出)，所述沟道垂直设置于衬底主平面。

进一步的，所述源极和漏极分别位于柱状同轴MIS结构两端，并与半导体形成欧姆接触，且通过所述沟道电连接。

进一步的，所述源极、栅极、漏极金属均与衬底主平面平行，且栅极位于源、漏极之间。

该典型实施案例的MISFET器件中，半导体结构、绝缘介质的材质、直径、长度、形状等可以依据实际需要而定。例如，半导体可以为InP纳米线，直径可以为100nm，而绝缘介质可以为Si₃N₄，厚度可以为约10nm，二者形成同轴MIS结构，并且还可在InP中进行n型掺杂。绝缘介质和半导体的径向截面可以为圆形等。又及，其中沟道的长度，也即源、漏极之间的距离也可以依据实际需要而定，例如可以为50nm。其中，该MISFET器件的栅极长度，源、漏极距离，栅、源极距离等也均可以依据实际需要而定，例如栅极的长度可以为5nm，源、漏极的距离可以为30nm，栅、源极的距离可以为15nm。其中，漏电极可以位于MISFET器件顶侧，源电极可以位于MISFET器件底侧。又及，源、漏极的厚度可以根据器件的总输出电流要求大小给予合理设计。

在本发明的另一典型实施案例中，一种基于垂直沟道的MISFET(VC-MISFET)器件可以具有图5～图7所示的结构，在该图5～图7中，各附图标记的释义同前所述。

进一步的，该VC-MISFET器件包括衬底、MIS结构、源极以及漏极等。

该MIS结构包括由若干半导体结构b和绝缘介质a，所述绝缘介质环绕这些半导体结构设置，并使这些半导体结构与绝缘介质形成由若干沟道组成的沟道阵列。这些沟道均垂直于衬底主平面设置。

其中，所述半导体结构b均可以是柱状结构的。这些半导体结构b均垂直于衬底主平面设置。

其中，该栅极环绕各沟道设置，且位于源、漏电极之间。

该源极和漏极可分别设置于各沟道的上、下两端，且与各半导体结构形成欧姆接触，使得源、漏极可通过各沟道形成电连接。

前述半导体结构可以为沿c轴生长的GaN，其直径可以依据实际需要而定，例如可以为0～2μm(不为0)。

前述绝缘介质可以为Si₃N₄，其径向厚度可以为10～25nm。

前述沟道的长度，也即源、漏极之间的距离可以依据实际需要而定，例如可以为100nm。

前述沟道阵列可以为点阵形态的，例如可以分布为3*3正方点阵。

前述绝缘介质和半导体结构的径向截面可以为圆形等形状的。

该典型实施案例的MISFET器件中，器件的栅极长度，源、漏极距离，栅、源极距离等也均可以依据实际需要而定，例如，栅极长度可以为10nm，源、漏极距离可以为60nm，栅、源极距离可以为30nm。其中，漏极可以位于该MISFET器件底侧，源极可以位于该MISFET器件顶侧。此外，源、漏极的厚度可以根据器件的总输出电流要求大小给予合理设计。

本发明不局限于前述的实施例。事实上，还可以有许多利用本发明技术特征的不同类型设计的变化实施形式。例如，在前述实施案例中，于栅极与漏极之间和源极与栅极之间还可设置氧化铝介质层等。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，以上所述仅是本发明的具体实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。