具有沟结构的多位存储元件和制造该多位存储元件的方法

专利名称:具有沟结构的多位存储元件和制造该多位存储元件的方法
技术领域：
本发明涉及一种具有沟结构的多位存储元件和一种用于制造具有沟结构的多位存储元件的方法。
背景技术：
半导体工艺中的最重要的分领域在于开发存储元件或存储单元(MemoryCell)，也就是开发用于存储通常为二进制信息单元(也就是位(二进制位))的形式的数据的元件。在这一点，写(Write)或编程(Program)存储单元应被理解为将数据(例如一位)“写入”、也就是存储到该单元中。此外，读出(Read)或删除(Erase)存储单元应被理解为读出或删除该存储单元的内容、即所存储的信息。此外，也将读/写过程称为周期(Cycle)，而一个读/写过程开始与另一个读/写过程开始之间的时间被称为周期持续时间(Cycle Time)。
在开发存储元件时的重要目标在于开发和改进所谓的非易失性存储单元(Non-Volatile Memory Cell，NVM Cell)、也就是存储元件，其中通过一次编程/写该单元在很长的时间期间(通常≥10年)保持所存储的状态，而不需要定期刷新单元内容，也就是不必用同样的内容重新写。例如对于非易失性存储器技术有EPROM(Erasable Programmable Read Only Memory(可擦可编程只读存储器))、EEPROM(Electrically Erasable Programmable ROM(电可擦可编程只读存储器))或者快闪存储器。
在通常形式的NVM单元中，一个位的表示如下来实现，在场效应晶体管(FET)的附加的、电绝缘栅极上通过引入正的电荷载流子或者负的电荷载流子影响该栅极的电荷状态。该附加的栅极被称为电浮动栅极(Floating-Gate)。
存储单元晶体管的浮动栅极例如可位于被充电状态下或者未被充电状态下。根据浮动栅极的电荷状态，场效应晶体管具有较高的或者较低的阈值电压，这在读出过程(Read过程)中被检测到，并例如被用于区分两个二进制状态(“0”和“1”)。换句话说，例如其中可利用在存储单元中所存储的逻辑“1”标识该存储单元FET具有低的阈值电压的状态。反过来，该FET的较高的阈值电压于是对应于在存储单元中所存储的逻辑“0”。
基于浮动栅极技术的常规NVM单元只能每单元存储一位。提高每单元的所存储位的数目是值得期望的。
应用浮动栅极的可替换的概念在于应用所谓的电荷存储层(ChargeTrapping Layer(电荷捕获层)或者Charge Traps)。在这种情况下，电荷例如聚集到氧化物-氮化物-氧化物层堆(ONO堆)的氮化物层上。
目前，在应用ONO存储层的情况下能实现NVM单元，这些NVM单元能够存储一位或两位。后一种情况也被称为双位存储单元或者Twin-Bit存储单元(例如双闪存)。一般对于可以存储多个位的存储单元也称为多位存储单元。
应用ONO层时的缺点在于，在编程或删除过程中，所谓的热电子(HotElectrons)或热空穴(Hot Holes)(也就是具有高动能的电子或空穴)通常从不准确地被引入或注入氮化物层的相同位置。因此，氮化物层中或氮化物层上的电荷分布在该单元的写/读周期期间会扩宽和/或移动。
在应用由诸如多晶硅的金属材料制成的浮动栅极的情况下，与此相反，电荷载流子注入的准确位置不起决定性作用，因为电荷自身能在金属浮动栅极上自由运动。因此，在该种情况下不出现电荷分布的扩宽或移动。
也如在半导体工艺的其他领域一样，存储单元的扩展方案决定性地由在国际半导体技术路线(ITRS，International Technology Roadmap for Semiconductor)中预定的技术节点(Technology Node)和与此联系的对于持续小型化的要求来确定。
在这一点，大的挑战是开发具有高存储器密度的存储单元装置(HighDensity Cell Array(高密度单元阵列))，亦即开发每平面有最大所存储的信息的存储单元装置，其中，同时存储单元的特征尺寸(Feature Size F)应该尽可能小。
“尽可能小”具体意味着，目前在开发双位NVM单元晶体管的范围内使特征尺寸力争达到F≈60nm。特别是在开发高密度存储单元阵列时，两位分离(Two Bit Separation)和在一个周期后保持数据(Retention)是一种大的挑战。
常规存储单元晶体管被实施为平面晶体管。平面晶体管的缺点是，晶体管的通道长度必须以特征尺寸F缩放(skalieren)。可是，随着器件的小型化相应越来越变得短的通道具有这样的问题，即该通道由在编程或删除单元时出现的高电压决定。
避免极短通道长度的问题的一种可能性在于应用所谓的具有U形通道的沟道晶体管(Trench晶体管)。在这种情况下，通道长度不必以F来缩放。

发明内容本发明所基于的任务在于，说明一种用于存储至少两位的非易失性存储元件或NVM存储单元，该非易失性存储元件具有良好的可缩放性并且至少部分地减少或避开在现有技术中公知的存储单元的上述缺点。
该问题通过具有按照独立权利要求
所述的特征的一种具有沟结构的多位存储元件以及一种用于制造具有沟结构的多位存储元件的方法来解决。
本发明的示例性改进方案由从属权利要求
得到。与多位存储元件一起被说明的本发明的其它的改进方案按照意义也适用于用于制造多位存储元件的方法。
提供具有沟结构的多位存储元件，该多位存储元件具有导电区以及在该导电区上所构造的电绝缘区。此外，该沟结构具有至少两个在电绝缘区上或在电绝缘区中所构造的浮动栅极区，这些浮动栅极区通过电绝缘区彼此电绝缘以及与导电区电绝缘。
在一种用于制造具有沟结构的多位存储元件的方法中，在衬底中构造一沟。在该沟中构造导电区。在该导电区上构造电绝缘区。此外，在电绝缘区上或在电绝缘区中这样构造至少两个浮动栅极区，使得该至少两个浮动栅极区通过电绝缘区彼此电绝缘并且与导电区电绝缘。
本发明的一方面可被视为提供具有沟结构和至少两个浮动栅极区或浮动栅极的多位存储元件或多位存储单元。
多位存储元件可用作存储单元晶体管，其中借助至少两个浮动栅极区能够在该多位存储元件中同时存储至少两位。更确切说，该多位存储元件可被用作NVM单元晶体管(Non-Volatile-Memory-Cell-Transistor)，亦即被用作非易失性存储单元晶体管。
应用沟结构的优点在于，被构造为存储单元晶体管的多位存储元件的通道长度不必以特征尺寸缩放。换句话说，在将存储单元晶体管缩小一缩放因子f时不必将通道长度也缩小该因子f。由此能够避免与非常短的通道长度和高的编程或删除电压有关联的问题。另一优点在于，每个存储单元晶体管能存储至少两位。
在本发明的改进方案中，多位存储元件的电绝缘区具有多个电绝缘分区。
电绝缘区或电绝缘分区可以借助离析方法和/或生长方法和/或氧化方法来构造。作为离析方法可以应用诸如化学气相淀积(CVD，Chemical VaporDeposition)的气相离析方法。
根据另一改进方案，沟结构具有带弯曲的下分区的U形结构。
根据另一改进方案，沟结构具有在电绝缘区中所构造的第一浮动栅极区，该第一浮动栅极区至少部分地被构造在导电区的第一侧面的上方。此外，沟结构在该改进方案中具有在电绝缘区中所构造的第二浮动栅极区，该第二浮动栅极区至少部分地被构造在导电区的位于第一侧面的对面的第二侧面的上方。
电绝缘区可以具有在第一浮动栅极区与导电区之间所构造的第一电绝缘分区以及在第二浮动栅极区与导电区之间所构造的第二电绝缘分区。
显然，所述改进方案中的多位存储元件被构造为具有两个浮动栅极的双栅极存储单元，其中借助两个彼此电绝缘的浮动栅极能够存储两个位(所谓的双位存储单元)。
在另一个例如针对60nm的特征尺寸的改进方案中，多位存储元件的沟结构沿垂直于导电区的第一侧壁和第二侧壁的水平轴具有60nm±5nm的最大伸长。
在另一例如针对60nm的特征尺寸的改进方案中，沟结构沿垂直于所述水平轴的垂直轴具有160nm±10nm的伸长。
在另一例如针对60nm的特征尺寸的改进方案中，第一电绝缘分区和第二电绝缘分区沿所述水平轴具有6nm±1nm的最大伸长。
在另一例如针对60nm的特征尺寸的改进方案中，在电绝缘区中构造电绝缘边缘区，该电绝缘边缘区具有6nm±1nm的厚度。
根据另一例如针对60nm的特征尺寸的改进方案，第一浮动栅极区和第二浮动栅极区沿水平轴分别具有10nm±2nm的最大伸长。
在本发明的另一改进方案中，多位存储元件具有在电绝缘区中所构造的第一浮动栅极区，该第一浮动栅极区至少部分地被构造在导电区的第一侧面的上方；在电绝缘区中所构造的第二浮动栅极区，该第二浮动栅极区至少部分地被构造在导电区的位于第一侧面的对面的第二侧面的上方；在电绝缘区中所构造的第三浮动栅极区，该第三浮动栅极区至少部分地被构造在导电区的第一侧面的上方；以及在电绝缘区中所构造的第四浮动栅极区，该第四浮动栅极区至少部分地被构造在导电区的第二侧面的上方。关于沟结构的垂直轴，在该改进方案中适用第一浮动栅极区被构造在第三浮动栅极区的上方，而第二浮动栅极区被构造在第四浮动栅极区的上方。
根据另一改进方案，多位存储元件具有一衬底，其中多位存储元件的沟结构至少部分在该衬底中被构造，和其中导电区和至少两个浮动栅极区通过电绝缘区与衬底电绝缘。
在本发明的改进方案中，多位存储元件被构造为存储单元晶体管，其中在衬底中构造第一源极/漏极区和第二源极/漏极区，其中沟结构至少部分在该第一源极/漏极区与该第二源极/漏极区之间被构造，并且其中该第一源极/漏极区和该第二源极/漏极区与至少两个浮动栅极区电绝缘。
在另一改进方案中，第一位线区至少部分地被构造在第一源极/漏极区上，而第二位线区至少部分被构造在第二源极/漏极区上。
根据本发明的另一改进方案，可以构造至少部分被构造在导电区上的字线区。
第一和/或第二源极/漏极区可以被掺杂，例如被n掺杂，其中掺杂物质浓度在1016cm-3与1021cm-3之间。源极/漏极区的掺杂可以借助离子植入方法来实现。
在本发明的另一改进方案中，多位存储元件可以具有第三位线区，该第三位线区至少被构造在沟结构的分区上。该第三位线区可以在该衬底中和至少部分在沟结构之下被构造。显然，该第三位线区被构造为形成沟的位线区。
第三位线区可以在电绝缘区的分区上这样被构造，使得第三位线区与导电区和至少两个浮动栅极区电绝缘。
第三位线区可以被掺杂，例如被n掺杂，其中掺杂物质浓度在1016cm-3与1021cm-3之间。
第三位线区的掺杂能借助离子植入方法来实现。
类似于沟结构的尺寸或在沟结构中所构造的区域(浮动栅极区、导电区、电绝缘区或电绝缘分区)的尺寸，两个源极/漏极区和/或第三位线区中的掺杂剖面的形状对于多位存储单元中的编程或删除过程的效率有强烈影响。无论是多位存储单元或者沟结构的尺寸还是掺杂模式或掺杂剖面因而中多位存储单元的功能性方面被优化。
本发明的优点在此可被视为，能够优化掺杂剖面的形状，而不必放大多位存储元件的特征尺寸。
在本发明的另一改进方案中，在第一源极/漏极区中和/或在第二源极/漏极区中，掺杂物质浓度朝向衬底表面增加。
在本发明的另一改进方案中，在衬底中至少在沟结构之下构造被掺杂的阱区，其中该被掺杂的阱区例如被构造为p掺杂的阱区。
被掺杂的阱区中的掺杂物质浓度在5×1016cm-3与5×1017cm-3之间。
阱区的掺杂可以借助离子植入方法来实现。
在沟结构中所构造的至少两个浮动栅极区优选地具有多晶硅材料。可替换地，该至少两个浮动栅极区也可以具有导电的碳材料或者氮化钛(TiN)。
本发明的一方面可被视为，在多位存储元件中，所引入(注入)的电荷载流子(例如电子)被聚集或存储到浮动栅极上，该浮动栅极具有诸如多晶硅、导电的碳材料或者氮化钛(TiN)的导电材料。
与其中电荷载流子被聚集到氧化物-氮化物-氧化物层堆(ONO LayerStack)的氮化物层上的现有技术相反，在应用由诸如多晶硅的能导电材料组成的浮动栅极(也称为Floating-Poly(浮动聚合物))的情况下，其中电荷载流子准确地到达浮动栅极中或浮动栅极上)，这不是很严格，因为电荷载流子在金属浮动栅极上自由运动。
在沟结构中所构造的导电区同样可以具有多晶硅材料。
显然，在沟结构中所构造的导电区用作存储单元晶体管的控制栅极，该控制栅极通过电绝缘区与浮动栅极电绝缘。
电绝缘区可具有氧化物材料(例如二氧化硅)或者氮化物材料(例如氮化硅)，这些材料统称为介电材料。
对于在沟结构中构造多个电绝缘分区的情况，电绝缘分区中的一个或者多个可以具有氧化物材料(例如二氧化硅)和/或氮化物材料(例如氮化硅)。
其中构造多位存储元件的沟结构的衬底例如具有下述材料之一硅、锗、SiGe、砷化镓、磷化铟、IV-IV-半导体材料、III-V-半导体材料、II-VI-半导体材料。
根据本发明的改进方案，在用于制造具有沟结构的多位存储元件的方法中，借助光刻方法和/或腐蚀方法实现沟的构造。
在另一改进方案中，借助构造至少一个间隔层或至少一个隔片构造沟结构中的至少两个浮动栅极区，其中该至少一个间隔层(或隔片)至少在沟的内侧壁的一个分区的上方被构造。
至少一个间隔层的构造可以借助离析方法来实现。作为离析方法可应用诸如化学气相淀积(CVD，Chemical Vapor Deposition)的气相沉积方法。
该至少一个间隔层可以具有多晶硅材料。换句话说，该至少一个间隔层可被构造为多晶硅层。
显然，在用于通过在沟结构的内侧壁的一个分区的上方构造由多晶硅材料制成的至少一个间隔层(或至少一个隔片)制造多位存储元件的方法中，能够以简单的方式构造浮动聚合物区，即构造由多晶硅制成的浮动栅极。
在本发明的另一改进方案中，在用于制造多位存储元件的方法中，在构造沟之后和在构造电绝缘区之前至少在沟的侧壁的分区的上方和/或在沟的底部的上方构造牺牲氧化物层(Operoxidschicht)。
该牺牲氧化物层可以在构造之后重新被去除。牺牲氧化物层的去除可以借助腐蚀方法来实现。
本发明的实施例在附图中被示出并在下面进一步被说明。在附图中给相同的元件配备相同的参考符号。附图中所示的图是示意性的，并且因而不是按比例示出的。
图1示出按照本发明的第一实施例的具有沟结构的多位存储元件。
图2A示出针对图1中所示的多位存储元件的编程过程期间的电子温度分布的模拟。
图2B示出针对图1中所示的多位存储元件的编程过程期间的电场强分布的模拟。
图3A示出编程过程期间的在图1中所示的多位存储元件的第一浮动栅极区和第二浮动栅极区上的电荷量的时间变化曲线。
图3B示出针对图1的多位存储元件中的不同的读过程的电流-电压特征。
图3C示出针对图1的多位存储元件中的其它读过程的电流-电压特征。
图3D示出针对图1的多位存储元件中的向前和向后读过程的阈值电压与源极/漏极电位的相关性。
图4A到4J示出在用于制造根据本发明的第一实施例的具有沟结构的多位存储元件的方法期间的不同的时刻。
图5示出按照本发明的第二实施例的具有沟结构的多位存储元件。
图6A到6D示出图5中所示的多位存储元件的编程过程的示意图。
图7A到7D示出图5中所示的多位存储元件的读过程的示意图。
图8A到8P示出在用于制造根据本发明的第二实施例的具有沟结构的多位存储元件的方法期间的不同的时刻。
具体实施方式图1示出根据本发明的第一实施例的具有沟结构101的多位存储元件100。沟结构101具有U形结构，该U形结构带有弯曲的下分区，其中沟结构101的最深的点(显然是沟结构101的弯曲分区或“U”的顶点)由箭头150表征。沟结构101具有导电区102以及在导电区102上所构造的电绝缘区103。此外，沟结构101具有第一浮动栅极区104a和第二浮动栅极区104b，该浮动栅极区104a、104b被构造在电绝缘区103上或在电绝缘区103中，且该浮动栅极区104a、104b通过电绝缘区103彼此电绝缘以及与导电区102电绝缘。
第一浮动栅极区104a和第二浮动栅极区104b显然用作第一或第二浮动栅极，用于存储第一位和第二位，而导电区102显然用作控制栅极，借助该控制栅极能够控制多位存储元件100中的写、读和删除过程。
在所示的实施例中，第一浮动栅极区104a至少部分地在导电区102的第一侧面102a的上方被构造，而第二浮动栅极区104b至少部分地在导电区102的第二侧面102b的上方被构造，其中第二侧面102b位于第一侧面102a对面。
第一浮动栅极区(第一浮动栅极)104a和第二浮动栅极区(第二浮动栅极)104b具有多晶硅材料。但是，可替换地，浮动栅极区104a、104b例如也具存导电的碳材料或者氮化钛(TiN)。
导电区(控制栅极)102同样具有多晶硅材料。
沟结构101的电绝缘区103这样被构造，使得该电绝缘区103具有多个电绝缘分区，其中第一电绝缘分区103a被构造在第一浮动栅极区104a与导电区102之间，第二电绝缘分区103b被构造在第二浮动栅极区104b与导电区102之间，并且其中此外构造电绝缘边缘区103c。
电绝缘分区(也就是第一电绝缘分区103a、第二电绝缘分区103b和电绝缘边缘区103c)由氧化物材料(例如二氧化硅)构造。因此，电绝缘区103也被称为栅极氧化物103。
多位存储元件100具有衬底105，该衬底105被构造为硅衬底。在衬底105中构造第一源极/漏极区106a和第二源极/漏极区106b。沟结构101至少部分地在衬底105中这样被构造，使得沟结构101至少部分在第一源极/漏极区106a与第二源极/漏极区106b之间被构造。沟结构101通过电绝缘区103(更准确地说通过电绝缘边缘区103c)与衬底105或与第一源极/漏极区106a和第二源极/漏极区106b电绝缘。
第一源极/漏极区106a和第二源极/漏极区106b被掺杂，其中在这两个区中，掺杂物质浓度朝向衬底表面(直观地“从下向上”)增加。换句话说，第一源极/漏极区106a或第二源极/漏极区106b分别具有可变的掺杂物质剖面，其中掺杂强度从下向上增强。
这通过在图1中示出的第一源极/漏极区106a或第二源极/漏极区106b的彼此上下叠置的七个分区来示出，这七个分区分别具有大约恒定的掺杂物质浓度，其中掺杂物质浓度从最下面的分区直至最上面的分区增加。
如果将第一源极/漏极区106a或第二源极/漏极区106b的分区从下向上以1至7连续编号并用Di=10nicm-3;]]>标识第i区(1≤i≤7)的掺杂强度，则例如适用17≤n1≤17.5，17.5≤n2≤18，18≤n3≤18.5，18.5≤n4≤19，19≤n5≤19.5，19.5≤n6≤20，20≤n7≤20.5。
在这一点应注意，将被掺杂的源极区106a或被掺杂的漏极区106b细分为分别具有大约恒定的掺杂强度的七个分区应被理解为仅仅是示例性的。也可以构造其他的掺杂物质剖面，其中可以在多位存储元件100的功能性方面优化第一源极/漏极区106a或第二源极/漏极区106b中的掺杂物质剖面的准确形状或掺杂强度的位置相关性。
此外，多位存储元件100具有字线区110，该字线区110至少部分被构造在导电区102或控制栅极102上。字线区102用作电接触或驱动控制栅极102的字线。字线区110具有多晶硅材料。
此外，多位存储元件100具有第一位线区111以及第二位线区112，该第一位线区111被构造在源极区106a的一部分上，该第二位线区112被构造在第二源极/漏极区106b的部分上。第一位线区111和第二位线区112用作电接触或驱动第一源极/漏极区106a或第二源极/漏极区106b的位线。第一位线区111和第二位线区112具有多晶硅材料。
第一位线区111通过另外的电绝缘区107a、108a和109a与字线区110电绝缘，而第二位线区112通过电绝缘区107b、108b和109b与字线区110电绝缘，其中，电绝缘区107a、107b、109a和109b具有氧化物材料(例如二氧化硅)，而电绝缘区108a和108b具有氮化物材料(例如氮化硅)。
衬底105的位于沟结构101、第一源极/漏极区106a和第二源极/漏极区106b之下的分区被构造为被掺杂的阱区120，其中，被掺杂的阱区120中的掺杂物质浓度在5×1016cm-3与5×1017cm-3之间。
第一源极/漏极区106a与衬底105的被掺杂的阱区120之间的结通过粗线130a表示，而第二源极/漏极区106b与衬底105的被掺杂的阱区120之间的结通过粗线130b表示。结130a或130b也被称为位线结(Bitline-Junction)。
在图1中所示的多位存储元件100显然被构造为存储单元晶体管或被构造为非易失性存储单元晶体管(NVM Cell Transistor)形成，该存储单元晶体管具有沟结构101以及两个聚合物浮动栅极104a、104b(即由多晶硅制成的浮动栅极)。
此外，在图1中示出多位存储元件100的沟结构101的特征尺寸。
箭头160表征轴或方向，该轴或方向垂直于导电区102的侧壁102a、102b，并由此例如也平行于衬底表面。轴160在下面也被称为水平轴160。
箭头170表征轴或方向，该轴或方向垂直于水平轴160并位于在图1中所示的沟结构101的截面平面中。轴170因此垂直于衬底表面并在下面被称为垂直轴170。
在所示的例如针对60nm的特征尺寸的实施例中，第一浮动栅极区140a和第二浮动栅极区140b沿水平轴160分别具有最大伸长d1，其中适用d1＝10nm±2nm。第一电绝缘分区103a和第二电绝缘分区103b沿水平轴160分别具有最大伸长d2，其中适用d2＝6nm±1nm。电绝缘边缘区103c具有厚度d3＝6nm±1nm。沟结构101沿水平轴160具有最大伸长d4。显然，d4对应于多位存储元件100的特征尺寸。在所述的实施例中，特征尺寸d4为60nm。
在这一点应注意，特征尺寸通常不具有容差，与此相反，诸如腐蚀深度或者层厚的技术量经受波动。
沟结构101沿垂直轴170的最大伸长为160nm±10nm。
通过在字线110上施加正电压，显然在沟结构101的弯曲的分区之下，在衬底105中或被构造在衬底105中的阱区120中构成的导通的通道，其中，该通道的长度由位线结130a或130b的深度与沟或沟结构101的深度(亦即沟结构101的顶点150)之间的差给出。在所示的实施例中，通道长度大约为100nm至120nm。
如果通道长度过大，则出现向相邻存储单元的不希望的电荷载流子的注入。在相反的情况下，亦即在过短的通道长度的情况下，会出现与在平面存储元件中类似的问题。因此，需要例如借助计算机模拟来在多位存储元件或多位存储单元100的功能性的方面优化诸如通道长度的表征沟结构101的特征的精确尺寸。
因此在该处应注意，上述区域对于伸长d1、d2、d3和d4必须被理解为示例性的。例如可针对其他的特征尺寸选择相应被修改的伸长。
根据下面的图2A至3D，示出计算机模拟的结果，利用该计算机模拟研究结合图1说明的多位存储元件100的功能。
图2A示出针对编程过程或在编程条件下的多位存储元件或存储单元晶体管100中的电子温度Te的分布，其中第一源极/漏极区106a具有电位Vs＝0V，其中第二源极/漏极区106b具有电位Vd＝5V，而且其中在字线区110或控制栅极102上施加电位Vwl＝3V。示出高电子温度Te的区域在位线结130b附近以及在第二浮动栅极区或第二浮动栅极140b附近。换句话说，热电子(HotElectrons)(即具有高动能的电子)优选地位于位线结130b附近和位于第二浮动栅极140b附近。因此，该区域具有高的注入概率。换句话说，热电子(通过所谓的Channel Hot Electron(CHE)Injection(通道热电子注射))到达第二浮动栅极140b的概率相对高。与此相反，电荷载流子或电子注入到第一浮动栅极104a的概率在所示条件下小，因为在第一浮动栅极104a附近的电子基本上只具有热能。
类似图2A，图2B示出在编程过程期间由计算机模拟确定的电场强度E在多位存储元件100中的分布。该图示出，第二源极/漏极区106b与字线区110之间的电绝缘区或栅极氧化物103中的电场强度E对于介电击穿不够高。此外，在构造沟结构101的情况下，能够通过在第二源极/漏极区106b的高掺杂(例如n+掺杂)分区(例如掺杂物质浓度为大约1020cm-3的第二源极/漏极区106b的最上面的分区，参见图1)上加强的氧化物生长导致栅极氧化物的局部加厚，由此附加地减小该区域中的场强E。
图3A中的曲线图300示出多位存储元件100在结合图2A和图23说明的编程过程期间(亦即在上面说明的编程条件、即源极/漏极区或控制栅极上的电位下)在第一(源极侧)浮动栅极104a上的电荷QFG的时间变化曲线(曲线301“Charge on source sided floating gate(源极侧浮动栅极上的电荷)”)和在第二(漏极侧)浮动栅极104b上的电荷QFG的时间曲线(曲线302“Chargeon drain sided floating gate(漏极侧浮动栅极上的电荷)”)。图3A示出电荷在两个浮动栅极104a和104b上在编程过程期间的转移或过渡特性。
从在图中所示的曲线301可以看出，没有任何电荷载流子注入到(源极侧的)第一浮动栅极104a上，与此相反，负的电荷载流子、即电子注入到(漏极侧的)第二浮动栅极104b上(参见曲线302)。亦即通过编程过程，第二(漏极侧的)浮动栅极104b的电荷状态通过从通道注入热的电子(Channel HotElectron Injection(通道热电子注入)，CHE)而改变，而第一(源极侧的)浮动栅极104a的电荷状态保持不变。
多位存储单元100的编程过程通常通过将热电子(Hot Electron)注入到浮动栅极上来实现，而擦除通过将热空穴(Hot Hole)注入到浮动栅极上来实现。
图3B中的曲线图310以半对数曲线示出针对多位存储元件或多位存储单元100中的不同读过程的漏极电流Id(即源极区106a与漏极区106b之间的电流)与施加在字线区110上或施加在控制栅极102上的电位Vwl的相关性。
用“未写(virgen)”标识的曲线311示出在读出未写的多位存储元件100(即其中两个浮动栅极104a和104b都未被加载的多位存储元件)时的漏极电流Id与栅极电位Vwl的相关性。在这种情况下，在第二源极/漏极区106b上施加电位Vd＝2.3V，而在第一源/漏漏极区106a上施加电位VS＝0V。
用“正向读取(forward read)”标识的曲线312示出在正向读取具有未被充电的源极侧浮动栅极104a和被充电的漏极侧浮动栅极104b的多位存储元件100时的漏极电流Id与栅极电位Vwl的相关性。概念“正向读取”说明，电流(更确切地说电子流)在读出过程期间从具有低电位(VS＝0V)的第一源极/漏极区106a流向具有较高电位(Vd＝2.3V)的第二源极/漏极区106b。
换句话说，在标识“正向读出”或“正向读取”(forward read)时，方向涉及编程过程中的方向在编程多位存储单元100时，例如VS＝0V和Vd＝5V(参见图2A)。在此，电荷向第二源极/漏极区106b侧(更确切地说向漏极侧浮动栅极104b)注入。在“正向读取”时，例如VS＝0V和Vd＝2.3V(也就是说，与在编程时的方向相同，可是对所注入的电荷不敏感)。
用“反向读取(reverse read)”标识的曲线313示出在反向读出具有未被充电的源极侧浮动栅极104a和被充电的漏极侧浮动栅极104b的多位存储元件100时的漏极电流Id与栅极电位Vwl的相关性。概念“反向读出”说明，电流(更确切地说是电子流)在读出过程中从具有低电位(Vd＝0V)的第二源极/漏极区106b流向具有较高电位(VS＝2.3V)的第一源极/漏极区106a。
换句话说，在“反向读出”或“反向读取”(reverse read)时，方向再次涉及多位存储单元100的编程过程中的方向(参见图2A)在“反向读取”时例如VS＝2.3V和Vd＝0V(也就是说，与在编程时的方向相反的方向，可是对所注入的电荷敏感)。
在图3B中示出，多位存储元件100或存储单元晶体管100的阈值电压(亦即其中记录有意义的漏极电流Id的电压对于反向读出过程(曲线313)比对于正向读出过程(曲线312)高大约2伏特。因此，多位存储元件100能够良好分离两个可被存储到这两个浮动栅极104a和104b上的位(Two Bit Separation(两位分离))。
图3C中的曲线图320示出针对正向读出被存储到漏极侧浮动栅极104b上的位(位2)以及反向读出被存储到源极侧浮动栅极104a上的位(位1)的漏极电流Id与栅极电位Vwl的相关性，其中在正向读出时，第一源极/漏极区106a具有电位VS＝0V，且第二源极/漏极区106b具有电位0.2V≤Vd≤4.2V，而其中在反向读出时，第二源极/漏极区106b具有电位Vd＝0V，且第一源极/漏极区106a具有电位0.2V≤VS≤4.2V。
由图3C中所示的曲线图320中能看出，多位存储元件100的阈值电压Vth在正向读出时随着漏极电位Vd的增加而显著减小，与此相反，在反向读出时，阈值电压Vth随着源极电位VS的增加仅稍微减小。
刚才提及的事实也通过图3D中所示的曲线图330说明，其中相对于正向读出(曲线331“forward read”)和反向读出(曲线332“reverse read”)的源极/漏极电压绝对值|VS/d|(其中VS/d＝Vd-VS)绘出具有未被充电的源极侧浮动栅极104a和被充电的漏极侧浮动栅极104b的多位存储元件100的阈值电压Vth。在曲线图330中示出，阈值电压Vth对于正向读取过程(其中Vd＞VS)随着|VS/d|的增加强烈下降，与此相反，在反向读取过程(其中Vd＜VS)中，阈值电压Vth随着|VS/d|的增加仅稍微下降。
下面根据图4A到图4J说明用于制造根据本发明的实施例的在图1中所示的多位存储元件或存储单元晶体管100的方法。
为了制造多位存储元件100，如图4A中所示，提供一衬底105，该衬底105被构造为硅衬底。在衬底105上，在应用离析方法的情况下构造第一氧化物层107(也被称为衬垫氧化物(Pad-Oxid))。作为离析方法，可以应用诸如化学气相淀积方法(CVD)的气相离析方法。
可替换地，也可以通过热氧化够成该第一氧化物层107或衬垫氧化物107。
在衬底105中，此外通过引入掺杂原子构造p掺杂阱区120。
掺杂借助离子植入方法(所谓的阱植入)来实现。所掺杂的阱区120中的掺杂物质浓度可以为大约5×1016cm-3至5×1017cm-3。
此外，通过引入掺杂原子在衬底105中构造n掺杂区106。由该n掺杂区106在下面的方法步骤中构成源极/漏极区106a和106b(参见图1)。在图4A中所示的实施例中，n掺杂区106的构造这样实现，使得掺杂区106中的掺杂物质浓度朝向衬底表面(亦即从“下向上”)升高。换句话说，掺杂区106具有可变的掺杂物质剖面，其中掺杂强度从下向上增加。
在图4A中，在掺杂区106中示例性地示出七个分区，这七个分区分别具有大约恒定的掺杂强度。如果从下向上用1到7连续编号这些区且用Di=10nicm-3]]>标识第i区(1≤i≤7)的掺杂强度，则例如适用17≤n1≤17.5，17.5≤n2≤18，18≤n3≤18.5，18.5≤n4≤19，19≤n5≤19.5，19.5≤n6≤20，20≤n7≤20.5。
在这一点应注意，将掺杂区106a细分为分别具有大约恒定的掺杂强度的七个分区应被理解为仅仅是示例性的。也构造其他的掺杂物质剖面，其中在多位存储元件100的功能性方面优化掺杂物质剖面的准确形状或掺杂强度的位置相关性。
在衬底105中构造n掺杂区106之后实现退火或所谓的退火，亦即加热该掺杂区106。在此，电激活所植入的掺杂物质。
掺杂区106与被掺杂的阱区120之间的结在图4A中通过粗黑线130示意性地示出。
以另一方法步骤，如在图4B中所示的那样，例如在应用诸如化学气相淀积的气相离析方法的情况下，在第一氧化物层107或衬垫氧化物107上构造氮化物层108(也被称为衬垫氮化物)。
以其他方法步骤，如在图4C中那样，在衬底105中构造沟101′。该沟101′被构造为U形沟101′，该U形沟101′具有垂直的侧壁101a′和弯曲的底部101b′。箭头150标记沟101′或者弯曲的底部101b′的最深的点。沟101′的构成能借助光刻方法和腐蚀方法实现，其中氮化物层108用作硬质掩膜。
通过构成沟101′，同时由掺杂区106构成具有相应掺杂物质剖面的被掺杂的源极区106a以及被掺杂的漏极区106b。第一源极/漏极区106a与阱区120之间的结通过粗黑线130a来表征，第二源极/漏极区106b与阱区120之间的结相应地通过粗黑线130b来表征。
通过构造沟101′，此外由第一氧化物层107构成两个氧化物分层107a和107b，并由氮化物层108构成两个氮化物分层108a和108b。
以另一方法步骤能在沟101′的侧壁101a′与底部101b′上构造牺牲氧化物层(未示出)。该牺牲氧化物层在随后的方法步骤中再次被去除。
以另一在图4D中示出的方法步骤在沟101′的侧壁101a′和底部101b′以及在氮化物分层108a和108b上构造第二氧化物层103′。第二氧化物层103′的构造例如通过生长方法或者通过热氧化实现。第二氧化物层103′的一部分显然构成栅极氧化物的一部分，该栅极氧化物使要以其他方法步骤构造的浮动栅极区与在衬底105中所构造的阱区120以及与第一源极/漏极区106a和第二源极/漏极区106b电绝缘。代替单个氧化物层103′也能构造此外具有不同材料的多个(电绝缘)层。
以另一在图4E中示出的方法步骤在第二氧化物层103′上构造间隔层104。间隔层104的构造例如借助离析方法实现，例如诸如化学气相淀积的气相离析方法来实现。间隔层104优选地具有多晶硅材料，并且因此也被称为聚合物隔片或者聚合物衬垫(Poly-Liner)。可替换地，间隔层104也具有诸如能导电的碳或者氮化钛(TiN)的其他材料。
以另一在图4F中示出的方法步骤，间隔层104借助干腐蚀方法各向异性地被腐蚀(所谓的隔片腐蚀)，以致由多晶硅构造浮动栅极区104a和104b。在所示的例子中，构造第一浮动栅极区104a和第二浮动栅极区104b，该第一浮动栅极区104a和第二浮动栅极区104b通过第二氧化物层103′与衬底105或与在衬底105中所构造的被掺杂的阱区120以及第一源极/漏极区106a和第二源极/漏极区106b电绝缘。间隔层104的多晶硅材料也在沟101′的底部被腐蚀，以致构成两个彼此分离的浮动栅极区(亦即第一浮动栅极区104a和第二浮动栅极区104b)。
以另一在图4G中示出的方法步骤在两个浮动栅极区104a和104b以及在第二氧化物层103′的分层上构造第三氧化物层103″。第三氧化物层103″的构造能借助离析方法(例如气相离析方法，化学气相淀积)实现，可替换地例如通过热氧化实现。
第三氧化物层103″与第二氧化物层103′一起这样构成电绝缘区103，使得在该电绝缘区103中构造浮动栅极区104a和104b，参见图4J。第二氧化物层103′和第三氧化物层103″显然表示电绝缘区103的电绝缘分区。
以另一在图4H中示出的方法步骤，整个面积地在图4G中所示装置上离析由能导电的材料(优选的是多晶硅材料)制成的层121，以致用多晶硅材料填满沟101′。在图4H中，第二氧化物层103′和第三氧化物层103″结合成电绝缘区103。通过离析层121，在沟101′中构造导电区102，该导电区102至少部分地被构造在两个浮动栅极区106a与106b之间，并通过电绝缘区103与这两个浮动栅极区106a和106b电绝缘。换句话说，电绝缘区103被构造在导电区102上，且在电绝缘区103中所构造的浮动栅极区106a和106b通过电绝缘区103彼此电绝缘和与导电区102电绝缘。
由层121的一部分构成的导电区102显然用作被构造为存储单元晶体管的多位存储元件100的控制栅极102。
从图4H可以看出，第一浮动栅极区106a至少部分地在导电区或控制栅极102的第一侧面102a的上方被构造，而第二浮动栅极区106b至少部分地在导电区或控制栅极102的第二侧面102b上被构造，其中第二侧面102b位于第一侧面102a的对面。
以其他方法步骤在能导电的层121上构造硬质掩膜(未示出)，并且在应用光刻方法和腐蚀方法的情况下使该能导电的层121结构化，以致露出电绝缘区103的部分，如图4I中所示的那样。在结构化能导电的层121之后，保留导电区110，该导电区110也被称为字线区110或字线110，该字线区110用于电接触多位存储元件或存储单元晶体管100的导电区102或控制栅极102。
以其他方法步骤，通过反应式离子腐蚀分离沟中除字线110以外的浮动栅极多晶硅材料。去除在字线区110上所构造的硬质掩膜，并且该沟除字线110之外用氧化物材料填充，由此构成电绝缘区109a和109b，参见图4J。此外，通过去除氧化物分层107a和107b的部分、位于其上的氮化物分层108a和108b以及被构造在其上的电绝缘区103的分区(例如通过腐蚀方法)，露出第一源极/漏极区106a的表面的一部分以及第二源极/漏极区106b的表面的一部分。在第一源极/漏极区106a的表面的所露出的部分上构造第一位线区111，该第一位线区111用于电接触第一源极/漏极区106a，而在第二源极/漏极区106b的表面的所露出的部分上构造第二位线区112，该第二位线区112用于电接触第二源极/漏极区106b。第一位线区111通过电绝缘区103、107a、108a和109a与字线区110电绝缘，而第二位线区112通过电绝缘区103、107b、108b和109b与字线区110电绝缘。
在图4J中示出根据上述方法步骤得到的带有最终构造的沟结构101的多位存储单元100，并且该多位存储单元100对应于图1中所示的多位存储元件100。
在这一点应注意，在上述方法中出于清楚的原因放弃说明诸如惰性回火或者热氧化的温度步骤的参数范围。可以在相应的工艺技术中选择一般常用的参数范围。
在参考图4A至图4J示意性示出的用于制造带有沟结构101的多位存储元件1 00的方法方面应注意，在实际的工艺条件下，具有强n掺杂(n+)硅的区域(亦即第一源极/漏极区106a或第二源极/漏极区106b的强掺杂分区)上的栅极氧化物通常被构造为几乎是具有适度掺杂的区域上的栅极氧化物的两倍厚。这是有利的，因为正是在该区域中出现高的电场强度(参见图2B)。在较厚的氧化物层中，电场强度减小。
此外应注意，在通过热氧化或热生长构造牺牲氧化物层以及在构造栅极氧化物时，栅极氧化物与硅之间的界面自动在源极/漏极区的方向上移动。这是有利的，因为由此通道长度被放大，而沟或沟结构的开口不被放大，该开口与特征尺寸相关。
在图1和图4J的示意图中，电绝缘边缘区103c在沟结构101的顶点150附近具有双倍厚度。为此的原因是，在所示的实施例中，第三氧化物层103″在应用离析方法的情况下被构造(参见图4G)。与此相反，如果第三氧化物层103″通过热氧化被构造，则不会产生上述“双倍厚的”氧化物层的效应。
图5示出按照本发明的第二实施例的具有沟结构501的多位存储元件500。沟结构501具有U形结构，该U形结构带有弯曲的下分区，其中沟结构501的最深的点(直观上为沟结构501的弯曲分区或“U”的顶点)由用箭头550表征。
沟结构501具有导电区502以及在导电区502上所构造的电绝缘区503。此外，沟结构501具有第一浮动栅极区504a、第二浮动栅极区504b、第三浮动栅极区514a和第四浮动栅极区514b，这些浮动栅极区在电绝缘区503中被构造，并通过电绝缘区503彼此电绝缘和与导电区502电绝缘。
四个浮动栅极区504a、504b、514a和514b显然用作浮动栅极，用于存储四个位，而导电区502显然用作控制栅极，借助该控制栅极能够控制多位存储元件500中的写、删除和读过程。
类似于图1，箭头160标识水平轴，该水平轴垂直于导电区502的侧壁502a、502b。箭头170标识的垂直轴，该垂直轴垂直于水平轴并且位于在图5中所示出的沟结构501的截面平面中。
在所示的实施例中，第一浮动栅极区504a和第三浮动栅极区514a至少部分地在导电区502的第一侧面502a的上方被构造，而第二浮动栅极区504b和第四浮动栅极区514b至少部分地在导电区502的第二侧面502b的上方被构造，其中第二侧面502b位于第一侧面502a的对面。此外，关于沟结构的垂直轴170适用，第一浮动栅极区504a在第三浮动栅极区514a上方被构造，而第二浮动栅极区504b在第四浮动栅极区514b上方被构造。
四个浮动栅极区(浮动栅极)504a、504b、514a和514b具有多晶硅材料。但是可替换地，这些浮动栅极例如也可以具有导电的碳材料或者氮化硅(TiN)。
导电区(控制栅极)502同样具有多晶硅材料。
电绝缘区503由氧化物材料构造(例如二氧化硅)。因此，电绝缘区503也被称为栅极氧化物503。
电绝缘区503一般具有介电材料。
多位存储元件500具有衬底505，该衬底505被构造为硅衬底。在衬底505中构造第一源极/漏极区506a和第二源极/漏极区506b。沟结构501在衬底505中这样被构造，使得沟结构501至少部分地被构造在第一源极/漏极区506a与第二源极/漏极区506b之间。沟结构501通过电绝缘区503与衬底505或与第一源极/漏极区506a和第二源极/漏极区506b电绝缘。
第一源极/漏极区506a和第二源极/漏极区506b被掺杂，其中在两个区中，掺杂物质浓度朝向衬底表面(直观地“从下向上”)增加。换句话说，第一源极/漏极区506a或第二源极/漏极区506b分别具有可变的掺杂物质剖面，其中掺杂强度从下向上增强。
这通过在图5中示出的第一源极/漏极区506a或第二源极/漏极区506b的彼此上下叠置的六个分区示出，该六个分区分别具有大约恒定的掺杂物质浓度，其中掺杂物质浓度从最下面的分区直至最上面的分区增加。
如果将第一源极/漏极区506a或第二源极/漏极区506b的分区从下向上用1至6连续编号并用Di=10nicm-3]]>标识第i区(1≤i≤6)的掺杂强度，则例如适用17.5≤n1≤18，18≤n2≤18.5，18.5≤n3≤19，19≤n4≤19.5，19.5≤n5≤20，20≤n6≤20.5。
在这一点应注意，将被掺杂的源极区506a或被掺杂的漏极区506b分别细分为分别具有大约恒定的掺杂强度的六个分区应被理解为仅是示例性的。也能构造其他的掺杂物质剖面，其中能在多位存储元件500的功能性方面优化第一源极/漏极区506a或第二源极/漏极区506b中的掺杂物质剖面的准确形状或掺杂强度的位置相关性。
此外，多位存储元件500具有字线区510，该字线区510至少部分地被构造在导电区502或控制栅极502上。字线区502用作电接触或驱动控制栅极502的字线。字线区510具有多晶硅材料。
此外，多位存储元件500具有第一位线区511以及第二位线区512，该第一位线区511被构造在第一源极/漏极区506a的一部分上，，该第二位线区512被构造在第二源极/漏极区506b的一部分上。第一位线区511和第二位线区512用作电接触或驱动第一源极/漏极区506a或第二源极/漏极区506b的位线。第一位线区511和第二位线区512具有多晶硅材料。
第一位线区511通过电绝缘区509a与字线区510电绝缘，而第二位线区512通过电绝缘区509b与字线区510电绝缘，其中，电绝缘区509a和509b具有氧化物材料。电绝缘区509a和509b一般具有介电材料。
此外，多位存储元件500具有第三位线区513，该第三位线区513被构造在沟结构501的下分区上。如图5中所示的那样，第三位线区513部分地被构造在沟结构501之下，并且因而也被称为所埋置的位线区。
第三位线区513在电绝缘区503的分区上这样被构造，使得该第三位线区513与导电区502电绝缘和四个浮动栅极区504a、504b、514a和514b电绝缘。
第三位线区513是n掺杂的，其中，掺杂物质浓度在1017cm-3与1021cm-3之间，且掺杂物质剖面在第三位线区中通过等高线表示第三位线区513中的掺杂物质浓度从内向外降低，换句话说，第三位线区513的由沟结构的表面和最内的等高线限定的分区具有最高的掺杂物质浓度(1021cm-3)，而第三位线区513的邻接的分区中的掺杂物质浓度降低。
第三位线区513的掺杂例如可以借助离子植入方法实现。可替换地，掺杂能通过从作为掺杂物质源起作用的材料向外扩散来实现。
位于沟结构501、第一源极/漏极区506a和第二源极/漏极区506b之下的衬底505的分区被构造为p掺杂的阱区520，其中，被掺杂的阱区520中的掺杂物质浓度在5×1016cm-3与5×1017cm-3之间。
第一源极/漏极区506a与衬底505的被掺杂的阱区502之间的结通过粗线530a表示，而第二源极/漏极区506b与衬底505的被掺杂的阱区502之间的结通过粗线530b表示。结530a或530b也被称为位线结(Bitline-Junction)。
图5中所示的多位存储元件500显然被构造为非易失性存储单元(NVM单元)，该非易失性存储单元具有沟结构501以及用于存储四个位的四个聚合物浮动栅极504a、504b、514a和514b(亦即由多晶硅制成的浮动栅极)。多位存储元件500或多位存储单元500显然具有两个垂直的MOS场相应晶体管(MOSFET)，这两个MOS场相应晶体管具有三个位线区或位线511、512和513，其中第三位线513被构造为所埋置的位线。
沟结构501例如在60nm的特征尺寸的情况下沿水平轴160具有最大伸长d4＝60nm±5nm。显然，d4对应于多位存储元件500的特征尺寸。
此外，沟结构501在F＝60nm的情况下沿垂直轴170例如具有最大伸长200nm±15nm。
在字线510上施加正电压时，在第一源极/漏极区506a与第三位线区513之间显然在衬底505中或在被构造在衬底505中的阱区520中构造第一导通通道，而在第二源极/漏极区506b与第三位线区513之间在衬底505中或在被构造在衬底505中的阱区520中构造第二导通通道。
在多位存储单元500的功能性方面必需例如借助计算机模拟优化沟结构501的表征特征的精确的尺寸，诸如优化第一导电通道和第二导电通道的长度、浮动栅极504a、504b、514a和514b的尺寸等。
因此在这里应注意，上述针对多位存储单元500沿水平轴160或沿垂直轴170的伸长的值必须被理解为是示例性的。对于其他的特征尺寸，可以选择相应被修改的伸长。
根据下面的图6A至7D，示意性地更详细地说明图5中所示的多位存储单元500的功能方式，更准确地说是说明编程过程和读过程的实现方案。
显然，多位存储单元500具有两个垂直晶体管(MOSFET)，这两个垂直晶体管具有公共的控制栅极502以及公共位线(即所埋置的第三位线513)。多位存储单元500的编程通过将热电子注入到浮动栅极上(Channel Hot ElectronInjection)来实现，而删除通过将热空穴(Hot Hole)注入到浮动栅极上来实现。
能优化针对写/读过程或删除过程的精确的电压条件以及多位存储单元500的精确的尺寸。例如，抑制电子通过电绝缘区503的量子机械隧道(Fowler-Nordheim隧道效应)。
操作多位存储单元500时的基本原理在于，在沟或沟结构501的一侧上的两个垂直晶体管之一工作期间(例如为了执行编程、删除或者读过程)，该晶体管在沟结构501的另一侧被“去活”。该晶体管的去活如下来实现，即“左”晶体管的情况下的所属上位线(即第一位线区511)、“右”晶体管的情况下的第二位线区512、以及因此第一源极/漏极区506a或漏极区506b被置于与所埋置的位线513相同的电位。
图6A示出多位存储元件500中的编程过程(“编程(Program)”)，其中第一浮动栅极504a的电荷状态通过注入热电子(通过箭头“热电子注入(HotElectron Injection)”表征)来改变。在此，在第一源极/漏极区506a上施加大约+5V的电位，在控制栅极502上施加大约+4V的电位，而在第二源极/漏极区506b以及第三位线区513上分别施加0V的电位。
通过第一源极/漏极区506a相对于第三位线区513的正偏压，显然“左邻”沟结构的电子在第一源极/漏极区506a的方向上加速，并通过控制栅极502的正偏压同时在沟结构的方向上加速。在第一浮动栅极区504a附近，电子具有了足够的动能，以便通过电绝缘区503到达第一浮动栅极504a(箭头“热电子注入”)，由此第一浮动栅极504a的电荷状态被改变。在第三浮动栅极514a附近，电子的动能尚不足以引起将电子注入到第三浮动栅极514a。
由于第二源极/漏极区506b具有与第三位线区513相同的电位(即0V)，所有在“右邻”沟结构的区域中不发生对于位于那里的电子的任何有意义的加热(通过双箭头“不加热电子(No Heating of Electrons)”表征)，并且从而在第二浮动栅极504b或者第四浮动栅极514b上也不发生电子注入。显然，多位存储单元500的右垂直晶体管被去活。
图6B示出与图6A类似的多位存储单元500的编程过程(“Program”)，其中第二浮动栅极504b的电荷状态被改变。与图6A不同，在图6B中，源极区506a和漏极区506b的电位互换，以致在向第二浮动栅极504b上发生热电子的注入，而多位存储单元500的左垂直晶体管被去活。图6C示出多位存储单元500的另一编程过程(“Program”)，其中第三浮动栅极514a的电荷状态通过注入热电子(通过箭头“热电子注入(Hot Electron Injection)”表征)来改变。与图6A中所示的编程过程相比，这里将第一源极/漏极区506a的电位(0V)和第三位线区513的电位(+5V)互换，以致显然“左邻”沟结构的电子在第三位线区513的方向上加速并在第三浮动栅极514a的附近具有足够高的动能，以便到达第三浮动栅极514a。此外，在第二源极/漏极区506b上施加与第三位线区513上的电位相同的电位(即+5V)，以致不发生对“右邻”沟结构的电子的任何加热(通过双箭头“不加热电子(No Heating of Electrons)”表征)。显然，右垂直晶体管被去活。
图6D示出与图6C类似的多位存储单元500的编程过程(“Program”)，其中第四浮动栅极514b的电荷状态被改变。与图6C不同，在图6D中，源极区506a的电位和漏极区506b的电位互换，以致在第四浮动栅极514b上发生热电子的注入，而左垂直晶体管被去活。
图7A示出多位存储单元500中的反向读过程(“反向读取(ReverseRead)”)，其中确定(读出)第一浮动栅极504a的电荷状态。为此，在第一源极/漏极区506a上施加0V的电位，在第二源极/漏极区506b上施加+2V的电位，在控制栅极502上施加+3V的电位和在第三位线区513上施加+2V的电位。由于第二源极/漏极区506b具有与第三位线区513相同的电位(即+2V)，所以右垂直晶体管被去活。
图7B示出多位存储单元500中的反向读过程(“反向读取(ReverseRead)”)，其中类似于在图7A中所示的情形来确定(读出)第二浮动栅极504b的电荷状态。因而与在图7A中所示的情形不同，这里源极区506a的电位和漏极区506b的电位互换，且左垂直晶体管被去活。
图7C示出多位存储单元500中的反向读过程(“反向读取(ReverseRead)”)，其中确定(读出)第三浮动栅极514a的电荷状态。为此在第一源极/漏极区506a上施加+2V的电位，在第二源极/漏极区506b上施加0V的电位，在控制栅极502上施加+3V的电位和在第三位线区上施加0V的电位。由于第二源极/漏极区506b具有与第三位线区513相同的电位(即+2V)，所以右垂直晶体管被去活。
图7D示出多位存储单元500中的反向读过程(“反向读取(ReverseRead)”)，其中类似于在图7C中所示的情形来确定(读出)第四浮动栅极514b的电荷状态。因而与在图7C中所示的情形不同，这里源极区506a和漏极区506b的电位互换，并且左垂直晶体管被去活。
结合对图7A至7D的说明应注意，在所述附图中仅说明了反向读过程(“反向读取(Reverse Read)”)，因为仅该反向读过程对于所注入的电荷敏感。
如结合具有两个浮动栅极的多位存储元件100已经说明的那样，通常适用，在标识“正向读取”和“反向读取”中，方向涉及编程方向(参见对图3B的说明)。
下面根据图8A至图8P说明用于制造按照本发明的实施例的图5中所示的多位存储元件500或者存储单元晶体管500的方法。
为了制造多位存储元件500，如图8A中所示的那样，提高一衬底505，该衬底505被构造为硅衬底。例如在应用离析方法的情况下，在衬底505上构造第一氧化物层507(也被称为衬垫氧化物)。
作为离析方法可应用诸如化学气相淀积方法(CVD)的气相离析方法。
可替换地，也能通过热氧化构成第一氧化物层507或衬垫氧化物507。
此外，在衬底505中通过引入掺杂原子来构造p掺杂的阱区520。该掺杂借助离子植入方法实现(所谓的阱植入)，且被掺杂的阱区520中的掺杂物质浓度在5×1016cm-3与5×1017cm-3之间。
此外通过引入掺杂原子在衬底505中构造n掺杂区506，由该掺杂区506在后述的方法步骤中构成源极/漏极区506a和506b(参见图5)。在图8A中所示的实施例中，这样实现掺杂区506的构造，使得掺杂区506中的掺杂物质浓度朝向衬底表面(即从“下向上”)升高。换句话说，掺杂区506具有可变的掺杂物质剖面，其中掺杂强度从下向上增加。
在图8A中，在n掺杂区506中示例性地示出六个分区，这些分区分别具有大约恒定的掺杂强度。如果将这些区从下向上用1至6连续编号并用Di=10nicm-3]]>标识第i区(1≤i≤6)的掺杂强度，则例如适用17.5≤n1≤18，18≤n2≤18.5，18.5≤n3≤19，19≤n4≤19.5，19.5≤n5≤20，20≤n6≤20.5。
在这一点应注意，将掺杂区506a细分为分别具有大约恒定的掺杂强度的六个分区应被理解为仅是示例性的。也可以构造其他的掺杂物质剖面，其中在多位存储元件500的功能性方面优化掺杂物质剖面的准确形状或掺杂强度的位置相关性。
在衬底505中构造掺杂区506之后实现回火或所谓的退火，亦即实现加热该掺杂区506。在此，电激活所植入的掺杂物质。
掺杂区506与被掺杂的阱区520之间的结在图8A中示意性地通过粗黑线530示出。
以另一方法步骤，如在图8B中所示的那样，例如在应用诸如化学气相淀积方法(CVD)的气相离析方法的情况下，在第一氧化物层507或衬垫氧化物507上构造氮化物层508(也被称为衬垫氮化物)。
以其他方法步骤，如在图8C中所示的那样，在衬底505中构造沟501′。该沟501′被构造为U形沟501′，该U形沟501′具有垂直的侧壁501a′和弯曲的底部501b′。箭头550标记沟501′或弯曲的底部501b′的最深的点。沟501′的构造可以借助光刻方法和腐蚀方法实现，其中氮化物层508用作硬质掩膜。
通过构造沟501′，同时由掺杂区506构成具有相应掺杂物质剖面的被掺杂的源极区506a以及被掺杂的漏极区506b。第一源极/漏极区506a与阱区520之间的结由粗线530a表征，第二源极/漏极区506b与阱区520之间的结相应地由粗线530b表征。
此外，通过构造沟501′，由第一氧化物层507构成两个氧化物分层507a和507b，并由氮化物层508或硬质掩膜508构成两个氮化物分层508a和508b。
以另一方法步骤在沟501′的侧壁501a′和底部501b′上构造牺牲氧化物层(未示出)。
以另一在图8D中示出的方法步骤构造第三位线区513。该第三位线区513被构造在沟501′的下分区上和部分被构造在沟501′之下。因而，该第三位线区513显然被构造为所埋置的位线区。
第三位线区513被n掺杂，其中掺杂物质浓度在1017cm-3与1021cm-3之间，并且第三位线区513中的掺杂物质剖面通过等高线来表示第三位线区513中的掺杂物质浓度从内向外减少，换句话说，第三位线区513的由沟的表面和最里面的等高线限定的分区具有最高的掺杂物质浓度(1021cm-3)，而第三位线区513的相邻分区中的掺杂物质浓度减小。
第三位线区513的掺杂借助离子植入方法实现。可替换地，该掺杂通过从作为掺杂物质源起作用的材料向外扩散来实现。
在衬底505中构造被掺杂的位线区513之后实现回火或所谓的退火，亦即实现加热被掺杂的位线区513。在此，电激活所植入的掺杂物质。
在位线退火之后去除牺牲氧化物层。
以另一方法步骤在沟501′的侧壁501a′和底部501b′以及在氮化物分层508a和508b上构造第二氧化物层503′。第二氧化物层503′的构造优选地通过生长方法或者通过热氧化实现。第二氧化物层503′的一部分显然构成栅极氧化物的一部分，该栅极氧化物将要以其他的方法步骤构造的浮动栅极区与在衬底505中所构造的阱区520、第一源极/漏极区506a、第二源极/漏极区506b和第三位线区513电绝缘。代替单个氧化物层503′也能构造多个(电绝缘)层，此外，这些多个层具有不同的材料。
以另一方法步骤在第二氧化物层503′上这样构造由多晶硅材料制成的第一能导电的层514，使得沟501′用该第一多晶硅层514填满。第一多晶硅层514的构造优选地借助离析方法(例如诸如化学气相淀积的气相离析方法)来实现。由第一多晶硅层514以其他的方法步骤构成第三浮动栅极区514a和第四浮动栅极区514b(参见图5)。可替换地，第一能导电层514也可以具有诸如能导电的碳或者氮化钛(TiN)的另一种能导电材料。
在沟501′中构造第一多晶硅层514之后通过返回腐蚀(zurueckaetzen)来去除第一多晶硅层514的一部分，以致仅在沟501′的下分区中保留层514的多晶硅材料，如在图8E中所示的那样。
亦即显然构成凹槽(Recess)，其中该凹槽的构造借助由DRAM深沟技术(DRAM-Deep-Trench-Technologie)公知的方法实现。
以另一在图8F中示出的方法步骤中在第一多晶硅层514和在第二氧化物层503′上离析第三氧化物层503″，以致沟501′重新用氧化物材料填充。
以另一在图8G中示出的方法步骤，通过腐蚀去除第三氧化物层503″和第二氧化物层503′的部分氧化物材料，以致再次构成凹槽(Recess)，可是其中现在在第一多晶硅层514上构造第二氧化物层503′和第三氧化物层503″的氧化物材料。在通过返回腐蚀去除氧化物材料时，还露出氮化物分层508a、508b以及沟501′的侧壁501a′、501b′的部分。
以另一方法步骤在所露出的氮化物分层508a和508b以及在沟501′的侧壁501a′、501b′的所露出的部分上，在应用离析方法(例如化学气相淀积)的情况下构造第四氧化物层503或衬垫层503，以致得到在图8H中所示的装置。
以另一方法步骤在第三氧化物层503″和衬垫层503上这样构造由多晶硅材料制成的第二能导电的层504，使得沟501′用第二多晶硅层504填满。第二多晶硅层504的构造再次优选地借助离析方法(例如诸如化学气相淀积的气相离析方法)实现。由第二多晶硅层504以其他方法步骤构成第一浮动栅极区504a和第二浮动栅极区504b(参见图5)。可替换地，第二能导电的层504也可以具有诸如能导电的碳或者氮化钛(TiN)的其他能导电的材料。在沟501′中构造第二多晶硅层504之后通过返回腐蚀去除第二多晶硅层504的一部分，以致仅大约直至差一点到衬底表面之下用材料填充该沟501′，如在图8I中所示的那样。
以另一在图8J中示出的方法步骤，在应用腐蚀方法的情况下去除衬垫层503的所露出的区域。
沟501′通过离析由氮化物材料制成的层而被填满，并由氮化物层通过腐蚀方法构造隔片515，参见图8K。
以另一在图8L中示出的方法步骤，平行于侧壁地各向异性地腐蚀隔片515，由此去除第二多晶硅层504、第三氧化物层503″和第一多晶硅层514的材料，并且露出第二氧化物层503′的分区。该腐蚀优选地通过干腐蚀方法实现。
此外，通过该腐蚀构造第一浮动栅极区504a、第二浮动栅极区504b、第三浮动栅极区514a和第四浮动栅极区514b。第一浮动栅极区504a和第二浮动栅极区504b明显地由第二多晶硅层504的在腐蚀之后保留的材料构成，而第三浮动栅极区514a和第四浮动栅极区514b由第一多晶硅层514的在腐蚀之后保留的材料构成。
以另一在图8M中示出的方法步骤去除剩余的硬质掩膜，亦即去除两个氮化物分层508a和508b、以及氮化物隔片515，以致露出两个氧化物分层507a、507b，露出第一源极/漏极区506a或第二源极/漏极区506b的朝向沟501′对准的侧面的部分，以及露出第一浮动栅极区504a、第二浮动栅极区504b和第四氧化物层503(衬垫层503)的上表面。
以另一在图8N中示出的方法步骤在沟501′中构造第五氧化物层503″″，该第五氧化物层503″″被构造在浮动栅极区504a、504b、514a和514b的内侧面上、在第二氧化物层503′的露出的区上以及在上述方法步骤中露出的区上(参见上述对于图8M的说明)。第五氧化物层503″″的构造借助离析方法(例如化学气相淀积)实现，可替换地通过热氧化实现。
通过构造第五氧化物层503″″显然形成电绝缘区503，该电绝缘区503包围浮动栅极区504a、504b、514a和514b，参见图8O。电绝缘区503由第二氧化物层503′、第三氧化物层503″、第四氧化物层503(衬垫层503)和第五氧化物层503″″组成。浮动栅极区504a、504b、514a和514b通过电绝缘区503彼此电绝缘以及与第一源极/漏极区506a、第二源极/漏极区506b、所埋置的第三位线区513和阱区520电绝缘。
以另一在图8O中示出的方法步骤在第五氧化物层503″″上这样构造由多晶硅制成的第三能导电的层521，使得填充沟501′。由该第三多晶硅层521显然构成沟结构501的导电区502或控制栅极502以及字线区510，参见图5。
此外，在图8O中示出电绝缘区503，该电绝缘区503也将浮动栅极区504a、504b、514a和514b与第三多晶硅层521电绝缘。
以其他方法步骤结构化第三多晶硅层521，并且通过腐蚀去除多晶硅层521的部分，以致露出电绝缘层503的位于其下的部分，参见图8P。此外，在图8P中示出多位存储单元500的导电区502或控制栅极502以及字线区510。此外通过虚线501表正最终所构造的沟结构。此外，示出导电区502的第一侧面502a以及位于第一侧面502a的对面的第二侧面502b。箭头160表征水平轴，该水平轴垂直于导电区502的侧面502a、502b。箭头170表征垂直轴，该垂直轴垂直于水平轴160并位于在图8P中示出的沟结构501的截面平面中。
以其他的方法步骤去除电绝缘区503的露出的部分(参见图8P)，并在第一源极/漏极区506a上构造第一位线区511，而在第二源极/漏极区506b上构造第二位线区512。此外，在第一位线区511与字线区510之间构造由氧化物材料制成的电绝缘区509a，而在第二位线区512与字线区510之间构造由氧化物材料制成的电绝缘区509b。
总共得到在图5中示出的带有沟结构501的多位存储单元500。
权利要求
1.多位存储元件，其具有沟结构，该沟结构具有·导电区；·被构造在导电区上的电绝缘区；·被构造在电绝缘区中的第一浮动栅极区，该第一浮动栅极区至少部分地被构造在导电区的第一侧面的上方；·被构造在电绝缘区中的第二浮动栅极区，该第二浮动栅极区至少部分地被构造在导电区的位于第一侧面的对面的第二侧面的上方；·被构造在电绝缘区中的第三浮动栅极区，该第三浮动栅极区至少部分地被构造在导电区的第一侧面的上方；·被构造在电绝缘区中的第四浮动栅极区，该第四浮动栅极区至少部分地被构造在导电区的第二侧面的上方，其中，关于沟结构的垂直轴·第一浮动栅极区被构造在第三浮动栅极区的上方；·第二浮动栅极区被构造在第四浮动栅极区的上方；和其中，·浮动栅极区通过电绝缘区彼此电绝缘且与导电区电绝缘。
2.根据权利要求
1所述的多位存储元件，其中，所述沟结构具有带有弯曲的下分区的U形结构。
3.根据权利要求
1所述的多位存储元件，其中，所述电绝缘区具有多个电绝缘分区。
4.根据权利要求
3所述的多位存储元件，其中，所述多个电绝缘分区中的至少一个沿水平轴具有6nm±1nm的最大伸长，所述水平轴垂直于导电区的第一侧面和第二侧面。
5.根据权利要求
3所述的多位存储元件，其中，所述电绝缘区具有电绝缘边缘区，该电绝缘边缘区具有6nm±1nm的厚度。
6.根据权利要求
1所述的多位存储元件，其中，所述沟结构沿垂直轴具有200nm±15nm的最大伸长。
7.根据权利要求
1所述的多位存储元件，其中，所述沟结构沿水平轴具有60nm±5nm的最大伸长，所述水平轴垂直于导电区的第一侧面和第二侧面。
8.根据权利要求
1所述的多位存储元件，该多位存储元件具有衬底，其中，·沟结构至少部分地被构造在衬底中；·导电区和浮动栅极区通过电绝缘区与衬底电绝缘。
9.根据权利要求
8所述的多位存储元件，该多位存储元件被构造为存储单元晶体管，其中，·在衬底中构造第一源极/漏极区和第二源极/漏极区；·沟结构至少部分地被构造在第一源极/漏极区与第二源极/漏极区之间；·第一源极/漏极区和第二源极/漏极区与浮动栅极区电绝缘。
10.根据权利要求
9所述的多位存储元件，其具有，·至少部分被构造在第一源极/漏极区上的第一位线区；·至少部分被构造在第二源极/漏极区上的第二位线区。
11.根据权利要求
9所述的多位存储元件，具有至少部分被构造在导电区上的字线区。
12.根据权利要求
9所述的多位存储元件，其中，第一源极/漏极区和/或第二源极/漏极区被掺杂。
13.根据权利要求
12所述的多位存储元件，其中，在第一源极/漏极区中和/或在第二源极/漏极区中，掺杂物质浓度朝向衬底表面增加。
14.根据权利要求
13所述的多位存储元件，其中，掺杂物质浓度在1016cm-3与1021cm-3之间。
15.根据权利要求
10所述的多位存储元件，具有至少被构造在沟结构的一分区上的第三位线区。
16.根据权利要求
15所述的多位存储元件，其中，第三位线区这样被构造在电绝缘区上，使得该第三位线区与导电区和浮动栅极区电绝缘。
17.根据权利要求
15所述的多位存储元件，其中，第三位线区被掺杂。
18.根据权利要求
17所述的多位存储元件，其中，在第三位线区中，掺杂物质浓度朝向衬底表面增加。
19.根据权利要求
18所述的多位存储元件，其中，掺杂物质浓度在1016cm-3与1021cm-3之间。
20.根据权利要求
8所述的多位存储元件，其中，在衬底中，至少在沟结构之下构造被掺杂的阱区。
21.根据权利要求
20所述的多位存储元件，其中，被掺杂的阱区中的掺杂物质浓度在5×1016cm-3与5×1017cm-3之间。
22.根据权利要求
1所述的多位存储元件，其中，浮动栅极区具有多晶硅材料和/或导电的碳材料和/或氮化钛。
23.根据权利要求
1所述的多位存储元件，其中，所述导电区具有多晶硅材料。
24.根据权利要求
3所述的多位存储元件，其中，至少一个电绝缘分区具有氧化物材料和/或氮化物材料。
25.根据权利要求
8所述的多位存储元件，其中，所述衬底具有下述材料之一·硅；·锗；·SiGe；·砷化镓；·磷化铟；·IV-IV-半导体材料；·III-V-半导体材料；·II-VI-半导体材料。
26.用于制造具有沟结构的多位存储元件的方法，其中，·在衬底中构造沟；·在该沟中构造导电区；·在导电区上构造电绝缘区；·构造第一浮动栅极区，该第一浮动栅极区至少部分地被构造在导电区的第一侧面的上方；·构造第二浮动栅极区，该第二浮动栅极区至少部分地被构造在导电区的第二侧面的上方；·构造第三浮动栅极区，该第三浮动栅极区至少部分地被构造在导电区的第一侧面的上方；·构造第四浮动栅极区，该第四浮动栅极区至少部分地被构造在导电区的第二侧面的上方；其中，关于沟结构的垂直轴·第一浮动栅极区被构造在第三浮动栅极区的上方；·第二浮动栅极区被构造在第四浮动栅极区的上方；和其中，这样构造所述浮动栅极区，使得所述浮动栅极区通过电绝缘区彼此电绝缘以及与导电区电绝缘。
27.根据权利要求
26所述的方法，其中，所述电绝缘区具有多个电绝缘分区。
28.根据权利要求
26所述的方法，其中，所述沟的构造借助光刻方法和/或腐蚀方法来实现。
29.根据权利要求
26所述的方法，其中，所述浮动栅极区借助构造至少一个间隔层来构造，其中，至少一个间隔层至少被构造在沟结构的侧壁的一分区的上方。
30.根据权利要求
29所述的方法，其中，所述至少一个间隔层的构造借助离析方法来实现。
31.根据权利要求
29所述的方法，其中，所述至少一个间隔层具有多晶硅材料。
32.根据权利要求
26所述的方法，其中，第一源极/漏极区和第二源极/漏极区被构造在衬底中。
33.根据权利要求
32所述的方法，其中，第一源极/漏极区和/或第二源极/漏极区被掺杂。
34.根据权利要求
33所述的方法，其中，掺杂借助离子植入方法来实现。
35.根据权利要求
26所述的方法，其中，在所述衬底中，至少在沟结构之下构造被掺杂的阱区。
36.根据权利要求
35所述的方法，其中，所述被掺杂的阱区的构造借助离子植入方法来实现。
37.根据权利要求
27所述的方法，其中，至少一个电绝缘分区被构造为氧化物层。
38.根据权利要求
27所述的方法，其中，至少一个电绝缘分区借助离析方法和/或生长方法和/或氧化方法被构造。
39.根据权利要求
26所述的方法，其中，在构造沟之后和在构造电绝缘区之前，至少在沟的侧壁和/或底部的分区的上方构造牺牲氧化物层。
专利摘要
提供一种具有沟结构的多位存储元件，该沟结构具有导电区、被构造在该导电区上的电绝缘区以及至少两个被构造在该电绝缘区上或被构造在该电绝缘区中的浮动栅极区，其中，这些浮动栅极区通过电绝缘区彼此电绝缘且与导电区电绝缘。
文档编号H01L29/423GK1992285SQ200610064295
公开日2007年7月4日 申请日期2006年11月21日
发明者F·刘 申请人:奇梦达股份公司导出引文BiBTeX, EndNote, RefMan