专利名称：半导体存储器件及其制造方法
技术领域：
本发明涉及半导体存储器，更具体地说，涉及半导体存储器件及其制造方法，它用于提高封装密度并降低能耗。
目前，在半导体存储器市场上，人们已非常重视快速存储器(flash memory)-一种非易失半导体存储器，这是因为预期这种快速存储器将取代目前计算机中应用最广泛的一种外存储器-硬磁盘驱动器(HDD)。目前，使用电可读/写的静态随机取存储器(SRAM)或动态随机存取存储器(DRAM)作为计算机系统的高速缓冲存储器和主存储器。但是，这些存储器是易失性的，因而在切断电源后不可挽回地失去所存储的信息。由于这个缘故，计算机系统具有附加的外存储器，这种附加的外存储器含能够甚至在切断电源后，仍能继续存储数据的非易失存储器。
目前，主要使用诸如HDD的磁盘或者诸如磁带的磁存储器作为外存储器。磁存储器笨重、数据读出速度慢、耗电量大、不抗外力冲击并且难于小型化。但是，在快速存储器之前，它们是唯一的电可读/写的、并且比电可擦可编程只读存储器(EEPROM)便宜得多的非易失存储器。
由于快速存储器是由可读/写的、并且比通常的EEPROM便宜得多，以及由于逐渐普及的便携式计算机需要小型化、轻重量、低能耗和高的抗冲击能力，所以，用快速存储器代替HDD的趋势在世界范围内正日益增长。
由于快速存储器和HDD的价格有很大差别，所以，系统制造者目前把国际个人计算存储卡协会(PCMCIA)快速存储卡作为辅助的HDD存储器，而把谱通的HDD用于个人计算机系统。
但是，如果尽快在1997年之后开始大批量生产64M快速存储器并且因而把快速存储器和HDD之间的价格差别降低到3倍以下，那么，可以预期，PCMCIA快速存储卡，将代替HDD成为便携式计算机的主要外存储器。
此外，快速存储器将作为存储装置应用到各个领域，例如，电话通讯设备、页面处理器(pager)、传真、局部区域网络、家用电视保持器(house holds of TV)、盒式录像机、游戏机、摄像机、音响设备(audio player)、汽车部件、小型电子设备以及医疗仪器。
下面将参照
通常的存储器件的EEPROM。
图1表示通常的EEPROM的电路结构，尤其是最典型的快速EEPR-OM之一的INTEL扩充磁带操作系统(ETOX)快速EEPROM的一个单元。
一般的EEPROM单元做成具有叠栅金属氧化物半导体场效应管(MOSFET)的浮动栅雪崩注入金属氧化物半导体(FAMOS)。各个单元的控制栅C.G连接到同一根字线W/L上，它们的漏极D连接到同一根位线B/L上。它们的源极S连接到同一根共源线C.S上。
位线B/L连接到读出放大器(AMP)SA的一个输入端。所述读出放大器的另一个输入端连接基准电压Vref。一般EEPROM单元的结构如图2所示。
参照图2，浮动栅F.G和控制栅C.G依次层叠在P型硅基片1上。在浮动栅F.G两侧的P型硅基片1上形成N型杂质区的源极S和漏极D。这里，在硅基片1和浮动栅F.G之间以及在该浮动栅与控制栅C.G之间形成绝级层。浮动栅F.G和控制栅C.G之间的绝缘层的厚度与一般晶体管栅极绝缘层厚度相同。在浮动栅F.G和硅基片1之间形成厚度大约小于100的隧道氧化层。下面将描述通常的快速EEPROM的工作过程。
图3表示把数据写入通常的EEPROM中的过程。图4表示清除EEP-ROM中的数据的过程。
首先，如图3所示，为了把数据“1”写入单元中，把7～8V电压加到与所述单元相对应的位线B/L上，并且，把12～13V的电压脉冲加到字线W/L(控制栅)上。源极S和基片接地。
在这处情况下，在漏极D和基片之间的PN结上引起雪崩击穿，产生热电子。
一部分热电子获得比基片和隧道氧化层之间的势垒(大约3.2eV)大的能量，并从基片经由隧道氧化层进入浮动栅F.G，被存储在这里。这种方法称为沟道热电子注入。
这时，随着存储在浮动栅F.G中的电子数目的增加，单元的阈电压上升。因此，完成了写入过程，以致于使所述单元的阈电压一般超过7V。一旦在浮动栅F.G中积储电子，自然发射的电子数目便小到可以忽略不计的程度，因此，所积储的电子数目保持数年不变，因为，浮动栅F.G和完全包围该浮动栅的绝缘层之间的势垒大于3eV。单元的这种状态表示二进制的逻辑“1”。
清除已写入单元中的数据的过程可以按如下步骤进行。
如图4所示，基片和控制栅C.G接地，使漏极浮动，把12～13V电压脉冲加到共源线C.S上。由于福勒-诺德海姆(Fowler-Nordh-eim)隧道效应，积储在浮动栅中的电子经由薄的栅极氧化层进入源极S。这里，随着积储在浮动栅F.G中的电子发射数量的增加，所述单元的阈电压逐渐降低到较低值。由此，完成了清除过程，以致于使所述单元的阈电压降低到3V以下。这种状态表示二进制的逻辑“0”。
下面描述单元中存储数据的读出过程。
在与单元的漏极D连接的位线B/L上加1～2V电压，并且，基片和源极S接地。在与单元的控制栅C.G连接的字线W/L上加3～5V的电压脉冲。这里，在单元中存储数据为“1”的情况下，断开这个单元，以致于不发射存储在位线B/L中的电荷，从而保持先前所加的1～2V电压。
在所述单元存储数据为“0”的情况下，接通该单元，以致于把存储在位线B/L中的电荷发射到接地的位线B/L上。与位线B/L连接的读出放大器识别位线的这种电位差，从而读出存储在该单元中的数据。
在通常的ETOX快速EEPROM中，在数据读出过程中可以随机存取，并且，数据读出时间比较短。尽管有这些优点，但它仍有许多缺点必须克服。这些缺点有如下几方面。
首先，在数据存入所述单元时，控制栅和基片接地，并且13伏的高电压加到源极上，以致于一种非外部电压加到所述漏极上。因此，在源极和基片之间产生一个大的电压差。在所述源结中引起区间隧穿和雪崩击穿。因此，在所述源结处产生许多电子-空穴(el-ectron-vacancy)对。一部分电子-空穴对被所述源结处形成的深耗尽区的电场加速，因而成为高能量的价电子(由此称为热空穴)并且被注入隧道氧化层中，其中一部分被栅极氧化层俘获。在清除过程中，这些被俘获的价电子提高了隧道效应率(tunneling rate)。
由于这个缘故，价电子在隧道氧化层中被俘获的那些单元的清除阈电压明显地低于价电子在栅极氧化层中未被俘获的通常单元的清除阈电压。
单元的清除阈电压视情况而定，它可能是负电压。在这种情况下总是有漏电流流过这些单元，引起数据读出误差。这就是所谓的过清除(overerase)问题。
那些由于栅极氧化层中的价电子俘获而在清除之后阈电压太低的不良位(bad bits)不会总是保持不良位状态。因为所述隧道氧化层俘获的价电子由于与后来的清除过程中穿过该隧道氧化层的电子复合而减少，所以，大量的不良位恢复到正常单元。另一方面，在进行程序/清除周期时，某些单元变成不良的，而它们起初却是正常单元。
如上面所说的那样，不可能预期什么时候以及在什么单元中发生栅极氧化层中的价电子俘获。由于这个缘故，在制成之后进行的筛选测试中不可能预先查出可能产生这个问题的器件。
同时，为了减少这种过清除，如图3和4所示，通常把ETOX快速EEPROM的源结做成深度渐变的结，以减少清除过程中的热空穴。但是，甚至在这种情况下也不能完全避免热空穴。此外，形成深的源结增加了单个单元的面积。
其次，在使单元执行程序时，与执行程序的单元的位线连接的其他未选用单元的字线是接地的，大约7～8伏的电压加到漏极上。在未选用的单元中，先前执行程序的单元在浮动栅中存储有电子，因此，浮动栅的电位变成大约-2～-3伏。
在未选用的但是先前执行程序的单元的漏极和浮动栅之间形成大约9～10伏的大电压差，因此，根据福勒-诺德海姆隧道效应，浮动栅的电子发射到漏极，或者，在漏极结产生的热空穴注入浮动栅中。这种效应使存储在浮动栅的电子数目减少。
第三，传统的ETOX快速EEPROM利用沟道热电子注入来执行程序。在利用该方法执行程序的情况下，大约6～8伏的高电压加到与选用来执行程序的单元相连接的位线上。大约100微安的电流流过该位线。这在执行程序时消耗大量电能。
因此，本发明的目的是提供一种半导体存储器件及其制造方法，它能够减少电能消耗、数据损失和为提高封装密度而减小单元尺寸。
作为本发明的一个方面，提供一种包含以下部分的半导体存储器件 第一导电型半导体基片、在该半导体基片上形成的用于充/放电荷的第一电极、在第一电极上形成的用于控制第一电极的充/放电过程以及数据读/写过程的第二电极、以及在所述半导体基片上至少在所述第二电极的一侧形成的用于提供电荷的电荷输入/输出级。
作为本发明的另一个方面，提供一种包括以下步骤的用于制造半导体存储器件的方法在半导体基片上形成隧道效应(tunnelli-ng)电介质层；在所述隧道效应介质层上形成浮动栅；在带有浮动栅的基片的全部表面上形成铁电性层；在所述浮动栅的上方的所述铁电性层上形成控制栅；以及至少在所述控制栅的一侧形成电荷输入/输出级。
图1表示通常的EEPROM的单个单元的电路结构；
图2是通常的EEPROM的单个单元的剖面图；图3表示在通常的EEPROM中写入数据的过程；图4表示在通常的EEPROM中清除数据的过程；图5a和5b是单个单元的剖面图，用于说明本发明的工作原理；图6表示本发明的半导体存储器件的第一实施例的电路结构；图7是本发明的半导体存储器件的第一实施例的布局(layout)图；图8是本发明的半导体存储器件的第一实施例沿图7中的A-A′线剖开的剖面图；图9是本发明的半导体存储器件的第一实施例沿图7中B-B′线剖开的剖面图；图10a-10i是沿图7中A-A′线剖开的剖面图，它们依次对应于本发明的半导体存储器件的第一实施例的各工艺步骤；图11a-11i是沿图7中B-B′线剖开的剖面图，它们依次对应于本发明的半导体存储器件的第一实施例的各工艺步骤；图12a-12e是剖面图，它们依次对应于本发明的半导体存储器件的第一实施例经改进后各工艺步骤；图13表示本发明的半导体存储器件的第二实施例的电路结构；图14是本发明的半导体存储器件的第二实施例的布局图(layo-ut)；图15是沿图14的A-A′线剖开的本发明的半导体存储器件的第二实施例的剖面图；图16是沿图14的B-B′线剖开的本发明的半导体存储器件的第二实施例的剖面图17a-17i是沿图14中A-A′线剖开的剖面图，它们依次对应于本发明的半导体存储器件的第二实施例的各工艺步骤；图18a-18i是沿图14的B-B′线剖开的剖面图，它们依次对应于本发明的半导体存储器件的第二实施例的各工艺步骤；图19表示所述半导体存储器件中读出数据为“0”时的电容响应电路；图20表示所述半导体存储器件中读出数据为“1”时的电容响应电路。
参照图5a和5b，本发明的半导体存储器件的一个单个存储单元做成叠栅-MOS电容器，其中，将一个用于充/放电荷的浮动栅F.G和一个用于控制充/放电过程及读/写过程的控制栅C.G重叠，并且，至少在浮动栅F.G的一侧的基片10上形成作为电荷输入/输出级的杂质区14。在所述图中，电荷输入/输出级设置在所述浮动栅F.G的两侧。
但是，在浮动栅F.G与控制栅C.G重叠并且在基片上以及浮动栅F.G的两侧形成杂质区14的这种叠栅-MOS电容器结构中，杂质区14之间的半导体基片不作为传输电荷的沟道。而这种结构是这样形成的，以致于在执行程序时，和一般EEPROM一样，采用把电荷充进浮动栅中或者把浮动栅中的电荷放出的办法来写入数据“0”或“1”，并且借助反型层来读出数据；是否在杂质区14之间的基片上形成所述反型层随以下情况而定电荷是积储在浮动栅F.G中还是从浮动栅F.G中放出，以及脉冲是否加到控制栅C.G上。换句话说，所述结构利用了控制栅C.G和浮动栅F.G之间的电容、浮动栅F.G和反型层之间的电容以及控制栅C.G和杂质区14之间的寄生电容的充/放电过程。如图5a所示，当电荷贮存到浮动栅F.G中时，在杂质区14之间的基片(沟道区)上就不形成反型层。否则，电荷不会积储在杂质区14之间的基片中。
如图5b所示，当浮动栅F.G中不积储电荷时，在杂质区14之间的基片上形成所述反型层。如果这样的话，那么，电荷被存储在杂质区14之间形成反型层的基片中。下面将描述本发明的半导体存储器件的结构，该半导体存储器件的单个单元由叠栅-MOS电容形成。
图6示出了本发明的半导体存储器件的第一实施例。参照图6，本发明的这个实施例包含排列成矩阵的用于使数据根据浮动栅中是否积储电荷而按程序工作的叠栅-MOS电容器C11-Cnm、用于同时控制同一行叠栅-MOS电容器的字线WL1～WLm、用于把数据写入同一列叠栅-MOS电容器和从那里读出数据的位线BL1～BLn；以及用于从位线BL1～BLn读出和输出数据的读出放大器(AMPs)SA1～SAn。
这里，同一行叠栅-MOS电容器的控制栅连接到同一根字线上。同一列叠栅-MOS电容器的电荷输入/输出级，即，杂质区，连接到同一根位线上。读出放大器(AMPs)SA1～SAn各自以对应的位线作为它们的输入端。基准电压加到各个读出放大器SA1-SAn的另一个输入端。下面说明本发明的半导体存储器件的第一实施例的结构。
首先，图7示出了本发明的半导体的第一实施例的布局图，从中可以看出，在场区(field area)按预定的间隔形成场绝缘层(fi-eld insulating layer)11，以便在基片上形成多个同一方向的有源区(active regions)，并且，在形成场绝缘层11的半导体基片上按预定间隔形成多个垂直于所述有源区的字线12。
把位于场绝缘层11之间的半导体基片作为有源区，在字线12和所述有源区之间形成多个浮动栅13。在位于字线12之间的有源区上形成高浓度N型杂质区14，即，电荷输入/输出级。在场绝缘层11之间形成多条垂直于字线12的位线15。这里，垂直于字线12的那些高密度N型杂质区14连接到同一根位线上。
下面描述本发明的半导体存储器件的第一实施例的剖面结构。参照图8，图中示出了所述半导体存储器件沿字线12的方向构成的剖面，这样可以看到，在P型半导体基片10上按预定间隔形成场绝缘层(氧化层)11，从而形成多个有源区。经过这个工序，确定了所述场区和有源区。
在所述有源区的P型半导体基片10上形成隧道效应电介质层16。在隧道效应电介质层16上形成多个浮动栅13。这里，浮动栅13按预定的间隔排列成矩阵。
在带有浮动栅13的基片的全部表面上形成铁电性层17。在铁电性层17上形成字线12。在带有字线12的基片的全部表面上形成中间绝缘层18(interleVel insulating layer)。在位于有源区上方的中间绝缘层18上形成垂直于字线12的位线15。这里，一条字线12通常具有一组浮动栅13，这些浮动栅13对应于那些与有源区垂直的行。最好用锆钛酸铅(PZT)制作隧道效应氧化层16和铁电性层17。
再参照图9，图中示出了本发明的半导体存储器件的剖面结构，可以看出，在P型半导体基片10上形成隧道效应电介质层16，并且，在隧道效应电介质16上按预定间隔形成多个浮动栅13。在带有浮动栅13的基片的全部表面上形成铁电性层17。在浮动栅13上方的铁电性层17上形成多条字线12。
这里，把字线12做成各自包围浮动栅13的形状，因此，字线12和浮动栅13之间具有大的静电电容，并且，把浮动栅与位线之间的电容耦合降低到最小程度。
在字线12之间的P型半导体基片10上形成高浓度N型杂质区14。在带有字线12的基片的全部表面上形成中间绝缘层18，并且，在中间绝缘层18上形成位线15。这里，在高浓度N型杂质区14上形成接触孔，它与位线15连接。
下面将说明本发明的第一实施例的制造方法。
参照图10a和图11a，在P型半导体基片10上依次淀积缓冲氧化层19，氮化层20和光敏层21，并且，采用光刻方法确定场区和有源区，以致于仅仅在有源区上形成光敏层21的图形。
参照图10b和图11b，用所述光敏层21的图形作为掩模有选择地去除氮化层20，然后在氧气气氛下进行热处理，从而，在所述场区上形成场绝缘层(场氧化层)11。然后，去除光敏层21，氮化层20和缓冲氧化层19。
参照图10c和11c，在其上已形成场绝缘层11的P型半导体基片10上形成PZT的隧道效应电介质层16。这里，隧道效应是介质层16必须具有足够的厚度以实现隧道效应，并且，隧道效应电介质层16必须由介电常数大的材料制成。最适合于隧道效应的厚度是70～150A。
参照图10d和11d，在隧道效应电介质层16上淀积多晶硅，并且，通过光刻和蚀刻形成图形，从而在所述有源区的隧道效应电介质层16上形成浮动栅13。这里，浮动栅13可以由金属构成。
参照图10e和11e，在带有浮动栅13的基片的全部表面上淀积铁电性层17。这里，铁电性层17做成氧化物/氮化物叠式结构或者氧化物/氮化物/氧化物叠式结构，或者由PZT构成。
在图10f和11f中，在铁电性层17的全部表面上淀积多晶硅，并且，通过光刻和蚀刻而有选择地去除所述多晶硅，从而在浮动栅13上形成字线12。这里，字线12被做成垂直于场绝缘层11。排成一行的那些浮动栅被做成由字线12包围着。可以用金属替代多晶硅构成所述浮动栅。
再参照图10g和11g，利用字线12做掩模，把N型杂质离子大量的注入暴露的有源区的P型半导体基片10中，从而形成作为电荷输入/输出级的高浓度N型杂质区14。
参照图10h和11h，在带有字线12的基片全部表面上淀积中间绝缘层18，然后，有选择地去除隧道效应电介质层16、铁电性层17和中间绝缘层18，从而露出高浓度N型杂质区14，然后形成接触孔。
参照图10i和11i，在中间绝缘层18上淀积多晶硅，并且，通过光刻和蚀刻有选择地去除所述多晶硅，从而形成电连接到高浓度N型杂质区14上的位线15。这里，位线15可以由金属构成。按照上述步骤，就可以制成本发明的第一实施例的半导体存储器件。
如图10h和11h所示，在形成位线接触孔时需要掩蔽。但是，在没有掩蔽的情况下，也可以制造本发明的第一实施例。下面将说明这种方法。
如图10e和11e所示，这种方法的前几个步骤与上述方法相同，直到在带有浮动栅13的基片的全部表面上形成铁电性层17的工艺步骤为止。此后，如图12a所示，在铁电性层17的全部表面上依次淀积多晶硅12a和帽形(cap)绝缘层(氧化层)23。
然后，如图12b所示，利用图形掩模，通过光刻和蚀刻，有选择地去除帽形绝缘层23、多晶硅12a、铁电性层17、以及隧道效应电介质层16，从而形成字线12。这里，在按图10f和11f的步骤制作字线12的图形时，已经使用了所述的图形掩模。
参照图12C，利用字线12作为掩模，把大量的N型杂质离子注入暴露的有源区的P型半导体基片10中，从而形成作为电荷输入-输出级的高浓度N型杂质区14。
然后，在图12d中，在带有字线12和帽形绝缘层23的基片的全部表面上淀积绝缘层，并对该绝缘层进行深腐蚀(etched back)，以便在字线12的侧面上形成绝缘层侧壁24。这里，在字线12的侧面上形成绝层侧壁24是为了由此在高浓度杂质区14上形成接触孔。
如图12e所示，在带有帽形绝缘层23和绝缘层侧壁24的基片的全部表面上淀积多晶硅，然后，通过光刻和蚀刻有选择地去除所述多晶硅，从而形成电连接到高浓度N型杂质区14上的位线15。因此，没有形成所述位线接触孔的附加工艺步骤，也能制作本发明的第一实施例。
下面将叙述本发明的半导体存储器件及其制造方法的第二实施例。
首先，图5中示出了本发明的半导体存储器件的第二实施例的单个单元。在该实施例中，仅仅在所述叠栅-MOS电容器的一侧形成所述电荷输入/输出级。
图13中示出了本发明的半导体存储器件的第二实施例的电路结构。参照图13，本发明的这个实施例包含排列成矩阵的用于根据浮动栅中是否积储电荷而使数据按程序工作并把电荷存储在基片中的叠栅-MOS电容器C11-Cnm、用于同时控制同一行叠栅-MOS电容器的字线WL1-WLm、用于把数据写入同一列叠栅-MOS电容器并从那里读出数据的位线BL1～BLn、以及用于从位线BL1～BLn读出和输出数据的读出放大器(AMPs)SA1～SAn。在所述叠栅-MOS电容器中，仅仅在所述浮动栅的一侧形成电荷输入/输出级。但是，可以在所述浮动栅的两侧或者仅仅在其一侧形成所述杂质区。这里，当在所述浮动栅的两侧形成所述杂质区时，一个杂质区与位线连接，同时作为电荷输入/输出级，而另一个杂质区浮动。因此，同一行叠栅-MOS电容器的控制栅连接到同一根字线上。仅仅在同一列叠栅-MOS电容器的一侧形成电荷输入/输出级，并且，该电荷输入/输出级连接到同一根位线上。读出放大器SA1～SAn各自以相应的位线作为它们的输入端。基准电压加到各个读出放大器SA1～SAn的另一个输入端。下面将说明本发明的半导体存储器件的第二实施例的结构。
首先，图14中示出了本发明的半导体存储器件的第二实施例的布局图，从中可以看出，在场区上按预定的间隔形成场绝缘层11，从而在基片上形成多个同一方向的有源区，并且，在形成场绝缘层11的半导体基片上按一定间隔形成多条垂直于所述有源区的字线12。
把位于场绝缘层11之间的半导体基片作为有源区，在字线12和所述有源区之间形成多个浮动栅13。在位于字线12之间的有源区上形成高浓度N型杂质区14。在场绝缘层11之间形成多条垂直于字线12的位线15。这里，垂直于字线12的那些高密度N型杂质区14连接到同一根位线上。这里，和本发明的第一实施例一样，在字线之间的有源区上形成杂质区14。在两根字线之间形成的杂质区连接到位线上。
下面描述本发明的半导体存储装置的第二实施例的剖面结构。参照图15，图中示出了所述半导体存储装置沿字线12的方向构成剖面，这样可以看到，在P型半导体基片10上按预定间隔形成场绝缘层(氧化层)11，从而形成多个有源区。经过这种工序，确定了所述场区和有源区。
在所述有源区的P型半导体基片10上形成隧道效应电介质层16。在隧道效应电介质层16上形成多个浮动栅13。这里，浮动栅13按预定的间隔排列成矩阵。
在带有浮动栅13的基片的全部表面上形成铁电性层17。在铁电性层17上形成字线12。在带有字线12的基片的全部表面上形成中间绝缘层18。在有源区上方的中间绝缘层18上形成垂直于字线12的位线15。
再参照图16，图中示出了本发明的半导体存储器件的剖面结构，可以看出，在P型半导体基片10上形成隧道效应电介质层16，以及在隧道效应电介质层16上按预定间隔形成多个浮动栅13。在带有浮动栅13的基片的全部表面上形成铁电性层17。在浮动栅13上方的铁电性层17上形成多条字线12。这里，把字线12做成各自包围浮动栅13的形状，因此，字线12和浮动栅13之间具有大的静电电容。
在各对字线12之间的P型半导体基片上形成高浓度N型杂质14。在带有字线12的基片的全部表面上形成中间绝缘层18，并且，在中间绝缘层18上形成位线15。这里，在高浓度N型杂质区14上形成接触孔，它与位线15连接。虽然图中未示出，但是，高浓度杂质区14可以形成在字线12之间的有源区上，并且，连接到每隔一个的位线15上。
下面将说明本发明的第二实施例的制造方法。
参照图17a和18a，在P型半导体基片10上依次淀积缓冲氧化层19，氮化层20和光敏层21，并且，采用光刻方法确定场区和有源区，以致于仅仅在有源区上形成光敏层21的图形。
参照图17b和图18b，用所述光敏层21的图形作为掩模有选择地去除氮气层20，然后在氧气气氛下进行热处理，从而，在所述场区上形成场绝缘层(场氧化层)11。然后，去除光敏层21，氮化层20和缓冲氧化层19。
参照图17C和18C，在其上已形成场绝缘层11的P型半导体基片10上形成隧道效应电介质层16。这里，隧道效应电介质层16的厚度是70～150。
参照图17d和18d，在隧道电介质层16上淀积多晶硅，并且通过光刻和蚀刻，在所述有源区的隧道效应电介质层16上形成浮动栅13。这里，浮动栅13可以由金属构成。
参照图17e和18e，在带有浮动栅13的基片的全部表面上淀积铁电性层17。这里，铁电性层17做成氧化层、或者氧化物/氮化物叠式结构、或者氧化物/氮化物/氧化物叠式结构，或者由PZT构成。
在图17f和18f中，在铁电性层17的全部表面上淀积多晶硅，并且，通过光刻和蚀刻而有选择地去除所述多晶硅，从而在浮动栅13上形成字线12。这里，字线12被做成垂直于场绝缘层11。排成一行的那些浮动栅被做成由字线12包围着。可以用金属替代多晶硅构成所述浮动栅。
再参照图17g和18g，在带有字线12的基片的全部表面上淀积光敏层22，并且，通过曝光和显影而形成光敏层22的图形。这里，光敏层22的图形被用来确定字线12之间每隔一个的有源区的顶部形状。利用光敏层22的图形作为掩模，把N型杂质大量地注入所确定的有源区的P型半导体基片10中，从而形成高浓度N型杂质区14。
参照图17h和18h，在带有字线12的基片的全部表面上淀积中间绝缘层18，并且，有选择地去除隧道效应电介质层16、铁电性层17和中间绝缘层18，从而露出高浓度N型杂质区14，然后形成接触孔。
参照图17i和18i，在中间绝缘层18上淀积多晶硅，并且通过光刻和蚀刻而有选择地去除所述多晶硅，从而形成电连接到高浓度N型杂质区14上的位线15。这里，位线15可以由金属构成。
下面将说明如上所述的本发明的半导体存储器件的工作过程。
参照图19和20，首先说明数据编程过程。把3～5V电压加到那些与编程单元连接的位线15上，以便阻止编程。编程的位线15接地。
把12～15伏脉冲加到已写入数据“0”的单元的位线12上。写入数据“1”的单元的位线12接地。
在其位线15接地并且其字线12加12～15伏脉冲的单元中，控制栅C.G(即，字线)和半导体基片10之间的沟道加12～15伏电压。根据福勒-诺德海姆(Fowler-Nordheim)隧道效应，半导体基片的电荷流过隧道效应电介质层16，然后存储在浮动栅13中。在这个过程中，写入数据“0”。
在其位线15和字线12都接地的单元中，半导体基片10和控制栅C.G(即，字线)之间的沟道上不加电压。半导体基片的电荷不存入浮动栅13中，这样就写入数据“1”。这里，在为了阻止编程而在位线15上加3～5伏电压的那些单元中，其沟道区是反向偏置的，甚至当字线12上加12～15伏电压脉冲时，它们的沟道区也是反向偏置的，并且，在位线15上加3～5伏电压，以致于字线12和基片之间所加的电压不足以激起从半导体基片10到浮动栅13的隧道效应，因此，电荷没有注入浮动栅13中。在完成一行相连单元的编程之后，接着按照上述方法依次对另一行单元编程。此外，也可以用其它方法编程。
具体地说，在要写入数据“0”的单元的位线上加3～5伏的脉冲，而要写入数据“1”的单元的位线接地。与不编程单元连接的字线接地以阻止编程。12伏电压只加到被编程的那些单元行的位线上。
在其位线15上加3～5伏电压并且其字线12上加12伏电压的那些单元的浮动栅13中，由于隧道效应而积储电荷，其余单元的浮动栅13不存储电荷。
在清除数据时，所有字线12都接地，并且，基片上加13～15伏电压。存储在浮动栅13中的电荷由于隧道效应而从浮动栅13经由隧道效应电介质层16发射到基片。
下面将叙述读出过程。
可以同时读出连接到一根字线上的所有单元的数据。必要时也可以有选择地读出某些单元的数据。
与准备读出的单元连接的位线15被预先充电到预定的电压(例如，0伏)。把预定的电压(例如，5伏)加到与准备读出的单元连接的字线12上。除了与准备读出的单元连接的字线12之外，其它所有的字线12都接地。
在各个单元中，无论以数据“0”编程，还是以数据“1”编程，与所述各个单元连接的那些位线15的电压都会变得不同。通过读出放大器检测出这种电压差时，就完成了读出过程。
下面将推算在所述单元中写入数据“0”或者写入数据“1”的情况下，在读出过程中，与单元连接的各位线的电压有什么差别。
首先，当在单元中写入数据“0”时，预定数量的电荷，即，负电荷被存入浮动栅13中。在这种情况下，正如在通常的叠栅快速EEPROM中所证实的那样，由于浮动栅中积储负电荷，所以，在控制栅，即，字线12测得的阈电压上升到超过7伏。因此，甚至当加上5伏的电压脉冲时，所述单元的沟道区仍然未形成反型层。此外，如图5A所示，电荷未从位线15转移到所述单元的沟道区内。与所述单元的位线15连接的其它各单元的字线接地，因此，无论这些单元以数据“0”编程还是以数据“1”编程，它们都被断开。
图19中粗略地示出了与各单元连接的位线的电容响应线路。在图19中，通过电容器连接从写入数据“0”的单元经由位线输出到读出放大器的电压VBL(“0”)由公式(1)给出VBL(“0”)＝5V·C1/(MC1+CBL)......(1)其中，C1是字线12和杂质区14重叠时产生的电容；C2是字线12和浮动栅13之间的电容；C3是浮动栅13和半导体基片10之间的电容；M是连接到一根位线上的单元个数；以及CBL是连接到一根位线上的所有杂质区与半导体基片之间的电容。
其次，在单元中写入数据“1”的情况下，浮动栅13中未积储电荷，因此，在字线12上测得的阈电压降低到大约1～2伏。在5伏电压脉冲加到字线12上之后，在与所述单元对应的基片的沟道中形成强反型层，因此，位线15的电压加到所述单元的沟道区，如图5B所示。在这种情况下，所述位线的电容响应电路如图20中所示。由所述单元经由位线输出到读出放大器的电压VBL(“1”)粗略地由公式(2)表示VBL(“1”)≈5V·(C1+C2∥C3)/(MC1+CBL+C2∥C3)......(2)其中C2∥C3＝C2×C3/(C2+C3)。
根据公式(1)和(2)，把电压△VBL写成如下形式△Vbit＝VBL(“1”)-VBL(“1”)＝5V·(C1+C2∥C3)/(MC1+CBL+C2∥C3)......(3)在公式(3)中，如果(C2∥C3)≈10C1，单元的个数是1000，并且将CBL略去不计，那么，△Vbit＝5V·10C1/(1000C1+10C1)＝50/1010≈50mV......(4)结果，当写入数据“0”时的电压与写入数据“1”时的电压之间的差值如公式(4)所示。对于通常的读出放大器，当存在大约20mV的电压差时，就能读出数据“1”或数据“0”。因此，本发明足以能读出数据。
如上所述，本发明的半导体存储器件包括下列优点。
首先，在清除存储在单元中的数据时，控制栅接地并且基片上加12～15伏的电压脉冲，以致于使存储在浮动栅中的电荷从浮动栅释放到基片中。这样在清除数据时在所述基片上几乎不产生热空穴，从而解决了过清除(over erasure)问题。
第二，对于通常的ETOX快速EEPROM来说，为了防止热空穴产生而往深处形成源结，因而增加了单个单元的尺寸。但是，在本发明中，不往深处形成所述的结，对于每一个单元只形成一个与位线连接的杂质区，从而大大地减小了单元的面积，并因此而提高了它的封装密度。
第三，在通常的ETOX快速EEPROM的情况下，在执行程序时加到位线上的电压一般是6～8伏。在本发明中，在执行程序时加到位线上的最高电压是5伏，因而，在执行程序时可以防止存储在浮动栅中的电荷的损失。
第四，对于通常的ETOX快速EEPROM来说，是通过沟道热电子注入来执行程序的，因此，有10微安的大电流流过执行程序的单元。在本发明中，是通过福勒-诺德海姆隧道效应来执行程序的，因此，只有几个微微安的电流流过。
第五，本发明的单个单元是由叠栅-MOS电容器构成的，不需要携带电荷的沟道，从而避免了源极和漏极之间的击穿。相应地，与MOSFET相比，更明显地减小了杂质区的掺杂浓度，因此，大大地减小了每个单元的结电容。
权利要求
1.一种半导体存储器件，包含第一导电型半导体基片，在所述半导体基片上形成的用于充/放电荷的第一电极，在所述第一电极上形成的用于控制所述第一电极的充/放电过程和数据读/写过程的第二电极，至少在所述第二电极的一侧的所述半导体基片上形成的用于提供电荷的电荷输入/输出级。
2.根据权利要求1所述的半导体存储器件，其中，所述电荷输入/输出级形成在所述基片上并位于所述第二电极的两侧。
3.根据权利要求1所述的半导体存储器件，其中，在所述第二电极的两侧的所述基片上形成的杂质区，所述杂质区的一侧作为所述电荷输入/输出级，而所述杂质区的另一侧是浮动的。
4.根据权利要求1所述的半导体存储器件，其中，位线连接到所述电荷输入/输出级上。
5.根据权利要求1所述的半导体存储器件，其中，所述半导体基片是P型的，而所述电荷输入/输出级是高浓度N型的。
6.一种半导体存储器件，包含用作第一电容器的一个电极的第一导电型半导体基片，在所述半导体基片上形成的并且作为所述第一电容器的另一个电极以及第二电容器的一个电极的第一电极，在所述第一电极上形成的并且作为所述第二电容器的另一个电极的第二电极，以及在所述第二电极的一侧的所述半导体基片上形成的、用于提供积储到所述第一电极中的电荷的电荷输入/输出级。
7.根据权利要求6所述的半导体存储器件，其中，所述第二电极和电荷输入/输出级是重叠的，从而构成第三电容器。
8.根据权利要求6所述的半导体存储器件，其中，所述半导体基片如此构成，以致于当所述第一电极中未积储电荷时，借助于加到所述第二电极上的电压而在所述第一电极下面形成强反型层。
9.根据权利要求6所述的半导体存储器件，其中，所述电荷输入/输出级是高浓度的第二导电型。
10.根据权利要求6所述的半导体存储器件，其中，所述电荷输入/输出级是高浓度的N型的。
11.一种半导体存储器件，其中，单个单元是以叠栅-MOS电容器的形式构成的，在其中，浮动栅和控制栅层叠在基片上，以及作为电荷输入/输出级的杂质区形成在位于所述控制栅一侧的所述基片上。
12.根据权利要求11所述的半导体存储器件，包含排列成矩阵形式的多个叠栅-MOS电容器，用于同时控制同一行叠栅-MOS电容器的多个字线，用于对同一列叠栅-MOS电容器写入和读出数据的多个位线，以及用于读出和输出所述位线上数据的多个读出放大器(AMPs)。
13.根据权利要求12所述的半导体存储器件，其中，同一行叠栅-MOS电容器的控制栅连接到同一根字线上，同一列叠栅-MOS电容器的电荷输入/输出级连接到同一根位线上，所述读出放大器以对应的位线作为其输入端并且经由其另一个输入端接收基准电压。
14.一种半导体存储器件，包含第一导电型半导体基片，在该基片上形成场绝缘层，以便形成具有预定间隔的、同一方向的多个有源区，在所述半导体基片上按预定间隔形成的、垂直于所述有源区的多个字线，在所述字线和所述有源区的半导体基片之间形成的多个浮动栅，在所述各字线之间的有源区上形成的电荷输入/输出级，以及在所述有源区上方的所述字线上形成的、垂直于所述字线的多个位线。
15.根据权利要求14所述的半导体存储器件，其中，所述电荷输入/输出级形成在每两条字线之间的有源区上。
16.根据权利要求14所述的半导体存储器件，其中，所述电荷输入/输出级是高浓度的第二导电型的。
17.根据权利要求14所述的半导体存储器件，其中，在同一个有源区上形成的所述各电荷输入/输出级连接到同一根位线上。
18.一种半导体存储器件，包含第一导电型基片，在该基片的场区上形成场绝缘层，从而形成具有预定间隔的、同一方向的多个有源区，在所述有源区的所述半导体基片上按预定间隔形成多个电荷输入/输出级，在所述半导体基片上形成的隧道效应电介质层，该层具有在所述电荷输入/输出级中的接触孔，在所述电荷输入/输出级之间所述有源区上方的所述隧道效应电介质层上形成的排列成矩阵的多个浮动栅，在带有所述浮动栅的所述基片的全部表面上形成的铁电性层，该层具有在所述电荷输入/输出级中的接触孔，垂直于所述有源区的多个字线，它们各自形成在所述浮动栅上方的所述铁电性层上，在带有所述字线的所述基片的全部表面上形成的中间绝缘层，该层具有在所述电荷输入/输出级中的接触孔，以及在所述中间绝缘层上形成的多个位线，用于使同一个有源区上形成的所述电荷输入/输出级电连接。
19.根据权利要求18所述的半导体存储器件，其中，两个浮动栅形成在所述电荷输入/输出级之间的有源区上方的所述隧道效应电介质层上。
20.根据权利要求18所述的半导体存储器件，其中，所述隧道效应电介质层、铁电性层和中间绝缘层如此地构成，以致于每隔一个电荷输入/输出级就有一个接触孔。
21.根据权利要求18所述的半导体存储器件，其中，所述隧道电介质层是由锆钛酸铅(PZT)构成的。
22.根据权利要求18所述的半导体存储器件，其中，所述的字线环绕着各个浮动栅形成的。
23.根据权利要求18所述的半导体存储器件，其中，所述隧道效应电介质层的厚度为70～150。
24.根据权利要求18所述的半导体存储器件，其中，所述铁电性层由氧化层、氧化物/氮化物叠层结构、或氧化物/氮化物/氧化物的叠层结构、或者锆钛酸铅构成。
25.一种制造半导体存储器件的方法，包含以下步骤在半导体基片上形成隧道效应电介质层，在所述隧道效应电介质层上形成浮动栅，在带有所述浮动栅的所述基片的全部表面上形成铁电性层，在所述浮动栅上方的所述铁电性层上形成控制栅，以及至少在所述控制栅的一侧形成电荷输入/输出级。
26.根据权利要求25所述的制造半导体存储器件的方法，其中，在所述控制栅的两侧形成的述电荷输入/输出级。
27.根据权利要求25所述的制造半导体存储器件的方法，其中，用所述控制栅做掩模，注入高浓度N型杂质离子形成所述电荷输入/输出级。
28.根据权利要求25所述的制造半导体存储器件的方法，其中，环绕位于所述控制栅下面的所述浮动栅形成所述控制栅。
29.根据权利要求25所述的制造半导体存储器件的方法，其中，所述浮动栅是由多晶硅或者金属构成的。
30.根据权利要求25所述的制造半导体存储器件的方法，其中，所述控制栅是由多晶硅或者金属构成的。
31.根据权利要求25所述的制造半导体存储器件的方法，其中，通过淀积锆钛酸铅形成所述隧道效应电介质层。
32.根据权利要求25所述的制造半导体存储器件的方法，其中，按照70～150埃的厚度形成所述隧道效应电介质层。
33.根据权利要求25所述的制造半导体存储器件的方法，其中，以氧化层或者氧化物/氮化物的叠式结构的形式形成所述铁电性介质层。
34.根据权利要求25所述的制造半导体存储器件的方法，其中，以氧化层或者氧化物/氮化物/氧化物的叠式结构的形式形成所述铁电性介质层。
35.根据权利要求25所述的制造半导体存储器件的方法，其中，通过淀积锆酸铅形成的所述铁电性介质层。
36.一种制造半导体存储器件的方法，包含以下步骤在场区中形成绝缘层，从而在第一导电型半导体基片上以预定间隔和同一方向形成多个有源区，在所述半导体基片上形成隧道效应电介质层，在所述有源区上方的所述隧道效应电介质层上按预定间隔形成多个浮动栅，在带有所述浮动栅的所述基片的全部表面上形成铁电性介质层，在所述铁电性介质层上形成多个字线，使得一根字线控制与所述有源区垂直的所述浮动栅，在所述字线之间的所述有源区上形成高浓度第二导电型杂质区，在带有所述字线的所述基片的全部表面上淀积中间绝缘层，并且形成接触孔以便暴露出所述高浓度第二导电型杂质区，以及在所述中间绝缘层上形成多个位线，并由此与所述高浓度第二导电型杂质区电连接。
37.根据权利要求36所述的制造半导体存储器件的方法，其中，每隔一个高浓度杂质区就形成所述的接触孔。
38.根据权利要求36所述的制造半导体存储器件的方法，其中，所述半导体基片采用P型，而所述杂质区做成N型。
39.根据权利要求36所述的制造半导体存储器件的方法，其中，围绕所述字线下面的所述浮动栅形成所述的字线。
40.一种制造半导体存储器件的方法，包含以下步骤在场区中形成场绝缘层，从而在第一导电型半导体基片上以预定间隔和同一方向形成多个有源区，在所述半导体基片上形成隧道效应电介质层，在所述有源区上方的所述隧道效应电介质层上按预定间隔形成多个浮动栅，在带有所述浮动栅的所述基片的全部表面上形成铁电性介质层，利用帽形绝缘层在所述铁电性介质层上形成层叠的多个字线，使得一根字线控制与所述有源区垂直的所述浮动栅，在所述字线之间的所述有源区上形成杂质区，用所述字线作为掩模，有选择地去除所述铁电性介质层和隧道效应电介质层，在所述字线和帽形绝缘层的侧表面上形成绝缘层侧壁，从而在所述杂质区上形成接触孔，以及形成多个与所述杂质区电连接的位线。
41.根据权利要求40所述的制造半导体存储器件的方法，其中，所述字线形成步骤是这样进行的在所述铁电性介质层上依次淀积导电层和绝缘层，并且，通过光刻和蚀刻而有选择地去除所述导电层和绝缘层，从而在所述浮动栅上形成垂直于所述有源区的字线。
42.根据权利要求40所述的制造半导体存储器件的方法，其中，用具有大的腐蚀选择比的材料，在所述隧道效应电介质层和铁电性介质层之间形成所述帽形绝缘层。
43.根据权利要求40所述的制造半导体存储器件的方法，其中，在带有所述字线和帽形绝缘层的所述基片的全部表面上淀积绝缘层并进行各向异性的腐蚀，由此形成所述绝缘层侧壁。
44.根据权利要求43所述的制造半导体存储器件的方法，其中，根据所述接触孔的直径来控制所述绝缘层的淀积厚度。
45.一种制造半导体存储器件的方法，包含以下步骤在场区中形成场绝缘层，从而在第一导电型半导体基片上以预定间隔和同一方向形成多个有源区，在所述半导体基片上形成隧道效应电介质层，在所述有源区上方的所述隧道效应电介质层上按预定间隔形成多个浮动栅，在带有所述浮动栅的所述基片的全部表面上形成铁电性介质层，在所述铁电性介质层上形成多个字线，使得一根字线控制与所述有源区垂直的所述浮动栅，相间地在所述字线之间形成掩模层，用所述字线和掩模层作为掩模，在所述有源区上形成高浓度的第二导电型杂质区，在带有所述字线的所述基片的全部表面上淀积中间绝缘层，并且形成接触孔，以便露出所述高浓度的第二导电型杂质区，以及在所述中间绝缘层上形成多个与所述高浓度的第二导电型杂质区电连接的位线。
46.一种制造半导体存储器件的方法，包含以下步骤在场区中形成场绝缘层，从而在第一导电型的半导体基片上以预定间隔和同一方向形成多个有源区，在所述半导体基片上形成隧道效应电介质层，在所述有源区上方的所述隧道效应电介质层上按预定间隔形成多个浮动栅，在带有所述浮动栅的所述基片的全部表面上形成铁电性介质层，利用帽形绝缘层在所述铁电性介质层上形成层叠的多个字线，使得一根字线控制与所述有源区垂直的所述浮动栅，相间地在所述字线之间形成掩模层，用所述字线和掩模层作为掩模，在所述有源区上形成杂质区，用所述字线和掩模层作为掩模，有选择地去除所述铁电性介质层和隧道效应电介质层，在所述字线和帽形绝缘层的侧表面上形成绝缘层侧壁，从而在所述杂质区上形成接触孔，以及形成多个与所述杂质区电连接的位线。
47.根据权利要求46所述的制造半导体存储器件的方法，其中，所述掩模层、绝缘层侧壁、铁电性介质层、或者隧道效应电介质层所用的材料之间具有大的腐蚀选择比。
全文摘要
本发明公开了一种半导体存储器件及其制造方法。该半导体存储器件包括第一导电型的半导体基片、在所述半导体基片上形成的用于充/放电荷的第一电极、在第一电极上形成的用于控制第一电极的充/放电过程和数据读/写过程的第二电极，以及至少在所述第二电极的一侧的半导体基片上形成的用于提供电荷的电荷输入/输出级。
文档编号H01L27/105GK1156313SQ96108648
公开日1997年8月6日 申请日期1996年6月26日 优先权日1995年11月23日
发明者朴根亨 申请人:Lg半导体株式会社