专利名称：只读存储器结构及其制造方法
技术领域：
本发明涉及一种只读存储器结构及其制造方法，特别是涉及一种非晶硅只读存储器结构及其制造方法。
只读存储器已广泛应用于迷你电脑，微处理器系统等一类的数字设备中，其可用来存储一些系统数据，例如BIOS等常驻程序。由于只读存储器(简称ROM)的制造工艺非常复杂，而且需要很多耗费时间的步骤及材料的处理，因此，客户通常是先将程序数据交给存储器制造工厂，再由工厂将其编码在ROM中，以制成成品。
大部分的ROM元件除了在程序化(编程)阶段所存入的数据不同之外，其余的结构均相同，因此，只读存储器可先制作到程序化之前的步骤，并将此未程序化的半成品库存起来，待客户送来特定程序的订单之后，即可迅速制作光掩模，以进行程序化，再出货给客户，故上述的后程序化光掩模式只读存储器已成为业界惯用的方法。
一般常用的只读存储器是利用通道晶体管当作存储单元(memory cell)，并在程序化阶段，选择性地注入杂质到指定通道区，以藉改变起始电压(threshold voltage)而达到控制存储单元导通(ON)或关闭(OFF)的目的。其中只读存储器的结构部分，多晶硅字线WL(Word Line)跨过位线BL(Bit Line)，存储单元的通道则形成于字线WL所覆盖的下方及位线BL之间的区域。而只读存储器即以通道的离子注入与否，来存储二进制数据“0”，“1”。
请参照
图1，图1显示现有技术的光掩模只读存储器10的部分等效电路图，其中包括一些以平行阵列方式排列的字线WL和以平行阵列方式排列的位线BL。在光掩模只读存储器10程序化后所存储的数据，是藉由选择这些位于字线WL和位线BL交错位置的存储单元决定的，例如藉由这些在交错位置上的存储单元所具有的不同起始电压(threshold voltage)组合来达到储存数据的目的。其中，藉由将位于位线BL0和字线WL0交错位置的晶体管12形成具有相对低的起始电压，而将逻辑上“0”或“ON”的数据储存在该晶体管12中，或藉由将该位于字线WL0和位线BL2交错位置的晶体管14形成具有相对高的起始电压，而将数据“1”或是“OFF”储存在该晶体管14中。
而数据读取的方式，是将欲读取数据的存储单元位置所对应的该位线和字线施以一特定电位(potential)，并测量该位线的电流是否改变，来决定构成存储单元的该晶体管是否有低的起始电压。例如，选择一具有低起始电压的晶体管的位置如12，对该晶体管的栅极(与字线相接)和漏极(与位线相接)施加一特定电位，使该晶体管导通，则依据测得的该位线上的电流大小，即可得知该存储单元所储存的数据是逻辑上的“0”或“ON”。同理，在此例子中，如果该存储单元是由一具有高起始电压的晶体管所组成，如标号14所示的晶体管，则在其栅极上所施加的特定电位，将无法使该晶体管导通，故可知该储存数据为逻辑上的“1”或“OFF”。
请参照图2，图2显示一现有技术的光掩模只读存储器的部分图案，这些光掩模只读存储器形成于P型硅基底20上，并以N型杂质(N-typeImplantations)注入平行阵列排列的埋入位线(buried bit lines)22、26和互补位线24、28。该位线22、26连接到一电源线V，该互补位线24、28接地，而这些晶体管则作为储存数据的存储单元。该光掩模只读存储器还具有字线WL0、WL1等。这些字线大致上垂直于这些位线，并为晶体管的栅极区。在这些字线与位线交错位置所形成的晶体管中，一部分晶体管形成具有低起始电压的通道区域30，其余的场效应晶体管形成具有相对较高的起始电压的通道区域32。
至于传统的只读存储器制造，则如图3所示，其显示在图1、2中的现有技术的光掩模只读存储器的一种程序化的方法。首先，在硅基底15上注入N型杂质，例如，砷离子，以形成多个等距分布的掩埋位线(buried bitlines)11，而掩埋位线11之间则构成通道区。其次，进行氧化工序，并利用不同的氧化速率，来形成掩埋位线11上方较厚的隔离层17a和通道区上方的薄氧化层17b。接着，沉积一多晶硅层并经蚀刻构成图案，形成横跨位线的字线13，构成通道晶体管，完成传统光掩模只读存储器的半成品制造。接着进行该光掩模只读存储器程序化的工序，形成一掩模层19，露出欲编码的通道区15，再注入P型杂质，例如硼离子，完成编码注入(Code Implant)工序，而在该光掩模只读存储器的程序化过程中，则可依不同的晶体管特性来决定不同的掺杂源。
其中该光掩模只读存储器内，晶体管的起始电压高低决定于其通道区注入掺杂源的程度，例如，可以将适当的掺杂源注入这些设定成逻辑上的“1”或“OFF”的晶体管通道区内；而这些将设定成逻辑上的“0”或“ON”的晶体管通道区内，则不注入任何掺杂源。
然而上述光掩模只读存储器在程序化过程中，会产生下列问题(1)多条等距分布的掩埋位线是以在硅基底上注入杂质(Implant Dose)形成的，在元件缩小时，若用太高的掺入量，易造成横向扩散(LateralDiffusion)、相邻接面漏电流(Junction Leakage)、及击穿电压值无法提高的现象，故无法有效提高元件密度。
(2)平坦化(又称平面化，planarization)是现在半导体的工艺上非常重要的步骤之一，因此如何降低晶片表面因元件间的距离缩短所造成的影响，而将表面的高低起伏加以平坦化，已是现在超大规模集成电路(VLSI)工艺中必须解决的当务之急，然而在现有工艺过程中，由于以热氧化(Thermal Oxide)步骤来形成绝缘氧化层，因此形成存储单元的工艺无法完全平坦化。
本发明的目的就在于解决上述问题，提供一种有利于提高密度和平坦化的只读存储器结构及其制造方法。
为了实现上述目的，本发明提供一种只读存储器结构，包括一表面具有一第一绝缘层的基底；一导体层，形成于该第一绝缘层上，且经蚀刻成为多条沿第一方向平行相隔的导体线；一第二绝缘层，填满这些导体线之间；一第三绝缘层，形成于上述各层表面上；及一作格子排列的半导体层，其形成于该第三绝缘层上，并分为沿大致垂直该第一方向的第二方向平行相隔的多条位线，及沿该第一方向平行相隔且连接各位线的通道区，其中这些通道区的位置重叠于这些导体线上。
在上述存储器结构中，该半导体层可以为非晶硅层或多晶硅层，该导体层可以为多晶硅、金属钛、钨、或铝金属层，该多条位线彼此以一等距间隔分布。
另外，在对只读存储器进行程序化编码后，这些通道区分别具有既定的离子掺杂浓度，以产生不同的起始电压。
本发明的另一种只读存储器结构，包括
一绝缘基底层；多条沿一第一方向平行相隔的导体线，形成于该绝缘基底层上；一第一绝缘层，填满这些导体线之间；一第二绝缘层，形成于上述各层表面上；及多条沿大致垂直该第一方向的第二方向平行相隔的位线，及沿该第一方向平行相隔且连接各位线的通道区，形成于该第二绝缘层表面，其中这些通道区以对应该多条导体线的方式置于该第二绝缘层上。
其中的导体线作为字线，这些通道区经编码注入。
而本发明的一种只读存储器的制造方法，包括下列步骤(a)形成一绝缘基底；(b)在该绝缘基底上形成一导体层，且经蚀刻形成多条沿一第一方向平行相隔的字线及其间的槽沟；(c)在该槽沟上形成一第一绝缘层；(d)在上述各层表面形成一第二绝缘层；(e)在该第二绝缘层上形成一半导体层；及(f)对该半导体层构图，经蚀刻形成多个第一方向部分与一和其互相垂直的多个第二方向部分构成的格子结构，其中该第一方向部分位于对应该多条字线的上方；(g)在该格子结构的格子间隙内填满一第三绝缘层；(h)将该第一方向部分限定为通道区，及将该第二方向部分限定为位线；及(i)对该通道区进行编码定义及注入步骤，完成后续只读存储器的制造。
上述步骤(a)可直接以一绝缘基底取代。
以下结合附图来详述本发明的优选实施例。附图中图1显示现有技术的光掩模只读存储器的部分等效电路图；图2显示一现有技术的光掩模只读存储器的部分图案；图3显示在图1、2中的现有技术的光掩模只读存储器的一种程序化的方法；及图4A至4K显示本发明的只读存储器的优选实施例的制造流程。
根据本发明的优选实施例，一种只读存储器结构的制作步骤如下。
请参阅图4A，4B，首先选择一绝缘基底层，或在一基底上先形成一绝缘层；其次，在该绝缘层上形成一导体层。例如先选择一氧化层41，或选择在一P型硅基底40上沉积的氧化层41，然后在该氧化层41上形成一导体层43，一优选的实施例为该导体层由多晶硅、钨、钛、铝等群组成之一构成，其可以物理(PVD)或化学汽相沉积法(CVD)来沉积。
请参阅图4C，该步骤为在上述绝缘层上形成多条沿一方向平行相隔的导体线如字线及其间的槽沟。例如以微影工艺步骤对该导体层43构图而经蚀刻形成多条沿方向Y平行相隔的字线43a、43b及其间的槽沟45，如45a、45b、45c。
请参阅图4D，该步骤为在该槽沟上填满一绝缘层，如平坦化工艺。一优选实施例为在上述各层表面以“旋覆玻璃”(SOG)”工艺沉积一氧化层如44，经回蚀刻后填满该槽沟45(图4C)，以达到平坦化的效果，此外，该步骤也可以化学机械研磨法(CMP)取代。
请参阅图4E、4F，该步骤为在上述各层表面形成绝缘层47，并在该绝缘层上形成一导体层49，其经蚀刻而形成一格子结构。
例如图4E为先对上述各层表面形成氧化层47，然后在该氧化层47上沉积形成一半导体层，如本征非晶硅层49(Intrinsic Amorphous SiliconLayer)，并经离子掺杂步骤以调整浓度，其中，该步骤的一实施例为在约350℃～575℃下，利用等离子增强化学气相沉积法(PECVD)将SiH4气体分解沉积成非晶硅层，接着以离子掺杂步骤如硼离子来调整其浓度。
请参阅图4F，其以微影工艺限定出格子结构的图案，经蚀刻该非晶硅层49，而形成多条平行相隔的X方向半导体层49a、49b，与多条平行相隔的Y方向半导体层50a-50f，其中该Y方向半导体层如50a-50f连接该X方向半导体层如49a、49b，且对应该多条字线43a、43b而位于绝缘层47表面。
请参阅图4G、4H，例如图4G，该步骤为以平坦化工艺在该格子结构的格子间隙内填满一绝缘层48。其次如图4H，该步骤用来对多条位线和通道区构图，并对该位线进行离子注入程序。例如先涂布一层光致抗蚀剂层，经曝光显影后，在该相邻两位线49a、49b之间的区域形成一覆盖的长条形光致抗蚀剂层51a、51b、51c，用以将该多条平行相隔的Y方向半导体层50a-50f构图限定为通道区，而将该多条互相平行相隔的X方向半导体层49a、49b限定为连接各通道区的位线，随后在该位线49a、49b掺杂离子以降低其阻值，如将第一型杂质，N型的砷离子(As)注入以形成多个间隔分布的N+位线，之后以适当溶剂去除该层光致抗蚀剂，而依此构成的多个MOS(金属-氧化物-半导体)结构，分别作为存储数据的存储单元(MemoryCell)。
上述工艺过程为只读存储器制作到程序化之前的步骤，厂商可将该未程序化的半成品库存起来待客户送来特定程序的订单之后，即可迅速制作光掩模以进行程序化。请参阅图4I及图4J，其为分别依据图4H的A-A′、B-B′线的剖面结构，用以描述对这些通道区进行编码定义及注入(code define& code implant)，以在作为“开”或“关”的MOS结构中产生不同的起始电压的步骤。如以光致抗蚀剂54覆盖住欲形成“开”的半导体结构的通道区如图4I的50d，并对其余露出的通道区如图4I、4J的50c植入离子，进而使各对应的存储单元存储逻辑“0”数据或逻辑“1”数据，然后依照传统的后续工艺，如制作金属接触(Contact)、金属导线(Metallurgy)，隔绝保护层(Passivation)、和包装，来完成本发明的只读存储器结构。
此外依据上述工艺过程可得到如图4G的只读存储器结构，其包括一表面具有绝缘层41的基底40；多条沿方向Y平行相隔的导体线如字线43a、43b及其间的槽沟45(图4C)，其形成于该绝缘层41上；一绝缘层44，填满该槽沟45；一氧化硅层或ONO层(氧化硅/氮化硅/氧化硅)47，形成于上述各层表面；及多条沿大致垂直该方向Y的方向X平行相隔的位线49a、49b，其为非晶硅层，及沿该方向Y平行相隔且连接各位线的通道区50a-50f，其中这些通道区对应该多条字线43a、43b。
其中上述通道区分别具有既定的离子掺杂浓度，以产生不同的起始电压。且所述的结构中，该多条位线彼此以等距间隔分布。
请参阅图4K，其为依据图4G的等效结构示意图，其包括字线WL1～WL3及位线BL1、BL2，其中在下方的导体线43a、43b构成字线WL1、WL2，在上方的半导体线49a、49b构成位线BL1、BL2，依据该图，可看出由通道区50c构成的晶体管55，因注入离子而保持关闭，而由通道区50d构成的晶体管56则在施加电压于字线WL2后，导通该通道区50d，并使电流自位线BL1流向位线BL2。
综上所述，本发明具有下列优点(1)由于本发明以平坦化工艺来取代现有技术的热氧化(Thermal Oxide)步骤来形成绝缘氧化层，例如CMP工艺或SOG的平坦化技术，而该SOG所用的介电层材料如氧化硅是以溶剂的型态覆盖在晶片的表面，因此SOG对高低起伏外观的沟填能力(gap fill)比以化学气相沉积法所制作的介电层好，且其较少造成孔洞(voids)。
(2)本发明的位线并非在硅基底上注入杂质形成，故在元件缩小时，没有横向扩散、相邻接面漏电流、及击穿电压值无法提高的现象。
至于本发明的只读存储器结构的工作，其可透过字线及位线的选择，及感测放大器对各存储单元电流的侦测，而读取储存于存储单元内的数字数据。
以上叙述及图式例子仅为说明方便，本领域的技术人员应当理解本发明不限于此。另外，本说明书所举的材料、导电性质、数值、工艺条件等，也不应用以限定本发明。虽然本发明已就一优选实施例揭露如上，但其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出一些更动与润饰，因此本发明的保护范围应当由后附的权利要求来限定。
权利要求
1.一种只读存储器结构，包括一表面具有一第一绝缘层的基底；一导体层，形成于该第一绝缘层上，且经蚀刻成为多条沿第一方向平行相隔的导体线；一第二绝缘层，填满这些导体线之间；一第三绝缘层，形成于上述各层表面上；及一作格子排列的半导体层，其形成于该第三绝缘层上，并分为沿大致垂直该第一方向的第二方向平行相隔的多条位线，及沿该第一方向平行相隔且连接各位线的通道区，其中这些通道区的位置重叠于这些导体线上。
2.如权利要求1所述的结构，其中，该半导体层为非晶硅层与多晶硅层的群组之一。
3.如权利要求1所述的结构，其中，该导体层由多晶硅、金属钛、钨、或铝金属层群组的任一组合构成。
4.如权利要求1所述的结构，其中，该导体线为字线。
5.如权利要求1所述的结构，其中，上述绝缘层为氧化硅层。
6.如权利要求1所述的结构，其中这些通道区分别具有不同的起始电压。
7.如权利要求1所述的结构，其中，该多条位线彼此以一既定间隔分布。
8.如权利要求7所述的结构，其中，该多条位线彼此以等距间隔分布。
9.一种只读存储器结构，包括一绝缘基底层；多条沿一第一方向平行相隔的导体线，形成于该绝缘基底层上；一第一绝缘层，填满这些导体线之间；一第二绝缘层，形成于上述各层表面上；及多条沿大致垂直该第一方向的第二方向平行相隔的位线，及沿该第一方向平行相隔且连接各位线的通道区，形成于该第二绝缘层表面，其中这些通道区以对应该多条导体线的方式置于该第二绝缘层上。
10.一种只读存储器的制造方法，包括下列步骤(a)形成一绝缘基底；(b)在该绝缘基底上形成一导体层，且经蚀刻形成多条沿一第一方向平行相隔的字线及其间的槽沟；(c)在该槽沟上形成一第一绝缘层；(d)在上述各层表面形成一第二绝缘层；(e)在该第二绝缘层上形成一半导体层；及(f)对该半导体层构图，经蚀刻形成多个第一方向部分与一和其互相垂直的多个第二方向部分构成的格子结构，其中该第一方向部分位于对应该多条字线的上方；(g)在该格子结构的格子间隙内填满一第三绝缘层；(h)将该第一方向部分限定为通道区，及将该第二方向部分限定为位线；及(i)对该通道区进行编码定义及注入步骤，完成后续只读存储器的制造。
11.如权利要求10所述的方法，其中，该步骤(c)为以平坦化工艺在该槽沟上填满一第一绝缘层。
12.如权利要求10所述的方法，其中，该步骤(e)为在该第二绝缘层上形成一半导体层，并经离子掺杂步骤以调整浓度。
13.如权利要求10所述的方法，其中，该步骤(g)为以SOG平坦化工艺在该格子结构的格子间隙内填满一第三绝缘层。
14.如权利要求10所述的方法，其中，该步骤(g)为以CMP平坦化工艺在该格子结构的格子间隙内填满一第三绝缘层。
15.如权利要求10所述的方法，其中，该步骤(h)为在该格子结构的相邻两第二方向部分间的区域形成一覆盖的光致抗蚀剂层，用以对该第一方向部分构图限定为通道区，及将该第二方向部分限定为位线，随后在该位线掺杂离子以降低其阻值，并去除该光致抗蚀剂层。
16.如权利要求10所述的方法，其中，该步骤(i)为先在上述各层表面形成一光致抗蚀剂层，并以微影工艺对该光致抗蚀剂层构图，以在欲注入离子的通道区上方形成既定的窗口，随后进行离子掺杂以经由这些窗口完成对这些通道区的编码，并去除该光致抗蚀剂层。
17.一种只读存储器的制造方法，包括下列步骤(a)在一基底上形成一第一绝缘层；(b)在该第一绝缘层上形成一导体层，且以蚀刻形成多条沿一第一方向平行相隔的字线及其间的槽沟；(c)以平坦化工艺在该槽沟上填满一第二绝缘层；(d)在上述各层表面形成一第三绝缘层；(e)在该第三绝缘层上形成一半导体层，并经离子掺杂步骤以调整浓度；及(f)以微影工艺对该半导体层构图，经蚀刻形成多个第一方向部分与一和其互相垂直的多个第二方向部分构成的格子结构，其中该第一方向部分对应该多条字线；(g)以平坦化工艺在该格子结构的格子间隙内填满一第四绝缘层；(h)在该格子结构的相邻两第二方向部分间的区域形成一覆盖的光致抗蚀剂层，用以对该第一方向部分构图限定为通道区，及将该第二方向部分限定为位线，随后在该位线掺杂离子以降低其阻值，并去除光致抗蚀剂层；及(i)对该通道区进行编码定义及注入步骤，完成后续只读存储器的制造。
18.如权利要求17所述的方法，其中，该步骤(e)为在该第三绝缘层上沉积形成一非晶硅层。
19.如权利要求17所述的方法，其中，该步骤(e)的半导体层为P型。
20.如权利要求17所述的方法，其中，该步骤(e)的半导体层为N型。
21.如权利要求17所述的方法，其中，该步骤(i)中，该编码定义及注入步骤用以提升该通道区的起始电压。
22.如权利要求17所述的方法，其中，该步骤(i)中，该编码定义及注入步骤用以降低该通道区的起始电压。
23.如权利要求17所述的方法，其中，该步骤(i)中，该编码注入步骤注入P型杂质。
24.如权利要求17所述的方法，其中，该步骤(i)中，该编码注入步骤注入N型质杂。
全文摘要
一种只读存储器结构,包括:一表面具有一第一绝缘层的基底;一导体层,形成于该第一绝缘层上,且经蚀刻成为多条沿第一方向平行相隔的导体线;一第二绝缘层,填满这些导体线之间;一第三绝缘层,形成于上述各层表面上;及一作格子排列的半导体层,其形成于该第三绝缘层上,并分为沿大致垂直该第一方向的第二方向平行相隔的多条位线,及沿该第一方向平行相隔且连接各位线的通道区,其中这些通道区的位置重叠于这些导体线上。
文档编号H01L27/112GK1202738SQ9711272
公开日1998年12月23日 申请日期1997年6月16日 优先权日1997年6月16日
发明者温荣茂 申请人:联华电子股份有限公司