底由硅(掺杂或不掺杂的)制成。作为替代，任何其它合适的半导体材料可以用于晶片衬底，例如半导体化合物材料，诸如砷化镓(GaAs)、磷化铟(InP)、而且还有诸如砷化铟镓(InGaAs)之类的任何合适的三元半导体化合物材料或四元半导体化合物材料。根据各种实施例，载体可以包括一个或多个掺杂区域，例如从而在载体中提供一个或多个pn结。
[0043]根据各种实施例，描述了用于处理载体的方法，其中该方法可以被用于在硅晶片或硅载体中形成电隔离区域，即SOI结构(绝缘体上硅结构)。进一步地，根据各种实施例，可以提供一种载体，其包括在载体中的分离的硅区域(例如电隔离和/或空间分离的硅区域)，即SON结构(悬空硅结构)。包括载体中的电隔离区域的常用技术可以包括例如利用SOI衬底(绝缘体上硅衬底)，其中隐埋氧化物层(例如在几微米的深度中)使在衬底表面处的薄活性硅层电隔离。对于实现载体中的电隔离区域，使用SOI衬底用于制造电子器件可能是昂贵的选项。另一选项可以是，例如通过应用所谓的悬空娃工艺(还称为venezia工艺或venetia工艺)或者所谓的硅中空白空间技术，形成局部隐埋氧化物层，即局部SOI区域。关于这点，通过形成沟槽结构并且执行高温工艺以通过沟槽结构形成平面腔或管状腔，可以在载体中形成电隔离区域。说明性地，取决于沟槽结构的设计，沟槽结构可以经由退火工艺被变换成一个或多个腔(空心室)。结果，通过一个或多个腔，局部(横向受限的)隔离可以被提供在硅区域之下。在进一步的工艺中，例如通过将沟槽蚀刻到载体中并且用材料填充沟槽，在一个或多个腔之上的区域可以横向隔离。然而，由于基于复杂扩散和/或迀移的形成工艺，常用的载体设计和悬空硅工艺可能不允许形成具有大的横向延伸的腔，例如大于几十微米。
[0044]一般地，用于形成载体中电隔离区域的常用悬空硅工艺可能容易出现关于工艺的稳定性和/或处理结构的机械稳定性的问题。通过铰除在分离的硅区域之下的隐埋管状腔之间的载体材料，正常处理的悬空硅结构(例如载体中分离的硅区域或者电隔离硅区域)可以连接到载体的其余部分。分别铰除在两个相邻腔之间的载体材料可以为多个腔之上的硅区域提供机械支撑。说明性地，通过形成彼此相距限定的距离的多个腔，可以提供针对隔离硅区域的机械支撑，其中在多个腔的相邻腔之间的材料可以被热氧化。然而，可能难以生成这样的(例如隐埋管状)腔，因为相邻腔之间的支撑可以具有精确控制的宽度；因为，首先，太小的支撑宽度会降低(在多个腔之上的娃区域的)venezia结构的稳定性，并且进一步地，支撑可以由通常发生的小工艺波动完全移除，以及其次，太大的支撑宽度会在热氧化支撑以实现在由支撑承载的腔上方的硅区域的电隔离期间造成载体不可容忍的弯曲。如果在硅区域之下的支撑是在最佳工艺条件的非常窄的窗口之外的工艺条件下处理的(例如由于通常发生的工艺波动)，则在针对横向电隔离形成进一步的沟槽结构之后，硅区域可能不与载体连接或者具有与载体的太弱连接，并且因此，对载体的进一步处理可能是不可能的，因为硅区域可能脱离载体。
[0045]说明性地，通过彼此之间具有限定的距离的多个管状腔在分离的硅区域之下为悬空硅结构提供支撑，可以与精确控制的处理相关联，该处理可能易于出错并且可能导致低的成本效率。进一步地，隐埋腔的热氧化可能难以控制；在已经执行热氧化工艺之后，氧化可能是例如不完全的，使得不期望的泄漏电流可以从硅区域流动到载体。进一步地，隐埋腔的不完全(部分)氧化会造成机械应力到载体中的高输入，这会导致不期望的载体弯曲。进一步地，使用隐埋结构支撑分离的硅区域可能导致如下问题:可能难以或者甚至不可能执行对氧化工艺是否成功的直接测试。
[0046]各种实施例可以基于对发生在提供分离的硅区域(SOI结构或SON结构)期间的前述问题的理解。
[0047]根据各种实施例，可以在载体中提供硅区域，其中硅区域可以经由腔(空心室)和延伸通过腔的一个或多个支柱与下方电隔离。因此，一个或多个支柱可以被形成到载体中，并且随后可以利用venetia工艺以形成横向围绕一个或多个支柱的腔，并且由此竖直地隔离和/或分离在腔之上的硅区域。在腔之上的硅区域可以由一个或多个支柱承载。说明性地，根据各种实施例，利用一个或多个支柱(例如包括氧化物，例如氧化硅)形成在载体中横向延伸的腔可以允许形成具有大的横向延伸(例如大于约100 μπι)的单个腔(以及因此在单个腔上方的硅区域)，在没有腔内支撑结构的情况下这将是不可能的，因为通过venetia工艺形成的无支撑腔的横向延伸可能使有限的(例如限于约50μηι)。替代地，可以使用其它技术形成腔，例如通过使载体中的多孔结构退火或者使载体中的一个或多个多孔区域退火，其中多孔结构或者一个或多个多孔区域可以被形成在载体中横向地围绕一个或多个支柱。
[0048]各种实施例可以基于如下发现:氧化物结构(例如包括氧化物或由氧化物组成的结构)可以在退火工艺期间在硅晶片中提供稳定区域，以用于在硅晶片中形成腔(例如在venetia工艺期间)。进一步地，氧化物结构可以围绕有氮化物衬垫，例如使得结构可以被提供包括例如由氮化硅衬垫或氮化硅护套围绕的氧化硅核心。
[0049]根据各种实施例，围绕氧化物支柱(或者围绕包括氧化物的支撑结构)的氮化物衬垫可以在venetia工艺期间保护支柱。因此，更加稳定的悬空硅工艺可以用于提供绝缘体上硅结构和/或悬空硅结构。
[0050]根据各种实施例，在以下内容中描述的载体设计可以比基于形成多个管状隐埋(SOI)腔的常用工艺更加稳定并且更易于控制。
[0051]进一步地，根据各种实施例，在以下内容中描述的载体设计以及用于处理载体的方法，可以允许在不使用热氧化工艺氧化在硅区域之下的支撑结构的情况下在载体中形成绝缘硅区域。这可以避免应力输入到载体和/或硅区域中。
[0052]进一步地，沟槽结构可以被设置为横向地围绕载体中的绝缘硅区域，其中可以在不将机械应力引入到悬空娃结构或绝缘体上娃结构中的情况下形成沟槽绝缘。这可以允许降低机械应力、扩展工艺窗口，并且可以使得能够有集成和应用的新可能性。说明性地，支撑结构可以被提供用于支撑硅区域，其中硅区域可以经由支撑结构与载体电隔离，其中可以使用基于CVD和/或PVD的构成层工艺形成支撑结构，从而避免对热氧化工艺的需要。
[0053]进一步地，根据各种实施例，在以下内容中描述的载体设计以及用于处理载体的方法，可以在晶片级上被应用，这可以允许在无需附加的平面化工艺的情况下的处理，因为venitia “淡出区(fade out zone) ”可以被移动到不使用的晶片边缘区域中。进一步地，跟随的光刻平面可以被暴露作为第一层，使得可以减少叠加错误(或者由于叠加所致的问题)，叠加错误可以发生在处理在局部形成的硅中空白空间(腔)之上的外延层之后。
[0054]根据各种实施例，一个或多个氧化物支柱可以被提供在腔(空心室)内，腔竖直地分离在腔上方的硅区域，并且一个或多个氧化物支柱承载硅区域。一个或多个氧化物支柱可以是电隔离的，并且可以延伸通过腔。腔可以完全横向地围绕一个或多个氧化物支柱，例如一个或多个氧化物支柱的每个支柱。根据各种实施例，在腔内的支柱还可以被称为支撑结构，因为支柱可以承载在腔之上的硅区域。根据各种实施例，腔可以没有载体材料，例如没有娃。
[0055]根据各种实施例，本文中描述的工艺可以应用在整个载体上，例如在硅晶片的整个主处理表面上，或者可以应用在载体的局部区域上。这可以允许形成局部SON结构或者形成SON晶片。
[0056]封装具有氮化物衬垫(例如包括氮化硅)的氧化物结构(例如包括氧化硅)可以允许在载体中形成能够承受venetia工艺(例如高温退火)而不变形和/或被破坏的结构。这可以被利用用于将MEMS结构集成到正在经受venetia工艺(或者高温退火工艺)的载体中。
[0057]根据各种实施例，如本文中描述的，用于处理载体的方法的实现方式可以是制造具有横向地连续延伸通过载体的腔(空心室)的完整SON晶片，其中在腔之上的分离硅区域可以由腔中的一个或多个支撑结构支撑，其中，在随后执行的工艺期间，载体可以独立于设计进行处理。根据各种实施例，在腔已经形成之后，可以通过在载体之上形成外延硅层来调整腔的深度。
[0058]根据各种实施例，如本文中描述的，载体可以被用于制造成本高效的局部SOI结构或SON结构，其具有在SOI结构或SON结构之下均匀延伸的空心室(腔)。这可以被用在MEMS (微机电系统)或者像谐振器和集成高压器件那样的应用中。
[0059]进一步地，载体设计以及用于处理载体的方法可以被用于制造SOI结构或SON结构，以用于在超薄硅上的功率应用、逻辑电路和/或MEMS。由此，SOI结构或SON结构可以形成在载体中，从而提供超薄芯片，并且随后可以在超薄芯片上形成电子电路或MEMS，其中在经由等离子体划片工艺的处理之后、通过与随后执行的工艺的后道工序堆叠，超薄芯片可以被分离，该随后执行的工艺可以包括拾取芯片、使芯片和载体之间的连接(由支撑结构提供)破裂、以及放置芯片(例如放置到例如引线框架的另一载体上)，例如所谓的Pick, Crack&Place?工艺。
[0060]图1A图示了根据各种实施例的载体100的示意性侧视图或截面图，其中载体可以包括与载体100的表面102s间隔开的空心室104。载体100可以进一步包括在空心室104内的支撑结构108，支撑结构108连接设置在空心室104之上的载体100的第一区域102a与设置在空心室104之下的载体的第二区域102b，其中支撑结构106可以包括电绝缘材料。进一步地，支撑结构108的表面108w的至少一部分可以与空心室104的内表面104w间隔开。说明性地，支撑结构108可以不完全填充空心室104。
[0061]根据各种实施例，空心室104可以由载体材料(例如由载体100的硅)所提供的空心室104的内表面104w(内壁)限定。进一步地，支撑结构108的表面108w的至少一部分(例如横向限制支撑结构的表面的一部分)可以与空心室104的内表面104w间隔开。根据各种实施例，支撑结构108的一个或多个侧壁108w可以与限定空心室104的内表面104w横向地间隔开。
[0062]根据各种实施例，载体100可以包括硅衬底、硅载体或者硅晶片。载体可以进一步包括另一种材料；载体可以是例如至少包括硅层102作为顶层的分层载体。换言之，至少载体100的表面层102或者表面区域102可以包括硅。表面区域102可以是载体100的一部分，或者可以被形成在载体100之上。替代地，载体100可以包括半导体衬底、半导体载体或者半导体晶片，它们包括例如锗。
[0063]载体的上表面102s、表面层102的上表面102s或者载体100的表面区域102的上表面102s可以限定横向方向101。根据各种实施例，包括在载体100中的空心室104可以被形成在载体100的表面区域102内，其中空心室104可以被设置成与上表面102s间隔开。在上表面102s和空心室104之间的距离105a (例如垂直于横向方向101的竖直距离)可以限定载体100的第一区域102a的高度105a。载体100的第一区域102a的高度105a可以在从约几百纳米到约几微米或约几十微米的范围内，例如在从约10nm到约50μηι的范围内，例如在从约Ium到约30 μm的范围内，例如在从约I μπι到约10 μm的范围内。
[0064]进一步地，载体100的第一区域102a的宽度1la可以由空心室104的宽度限定(空心室104可以在载体100内横向延伸)。换言之，第一区域102a可以是被设置在空心室104之上的载体100的区域，例如载体100的第一区域102a可以与在空心室104之下的载体100的第二区域102b竖直分离或电隔离。载体100的第一区域102a的宽度1la可以在如下范围内:从约几百纳米到约几微米、或者到约几十微米、或者到约几百微米、或者到约几毫米、或者到约几厘米、或者到约几十厘米(例如高达30cm或甚至大于30cm)。关于这点，空心室104可以具有与载体100的第一区域102a相同的横向延伸107。因为载体100的第一区域102a可以被设置在空心室104之上，所以载体100的第一区域102a还可以被称为帽区域。
[0065]根据各种实施例，空心室104的内侧壁可以是弯曲的或者可以具有弯曲的形状，这取决于例如用于在载体100中形成空心室104的方法。根据各种实施例，空心室104可以使载体100的第一区域102a与载体100的第二区域102b竖直地分离，其中载体100的第二区域102b可以被设置或者可以延伸在载体100的第一区域102a之下。空心室104的高度111可以在从约几十纳米到约几微米的范围内，例如在从约50nm到约10 μπι的范围内，例如在从约10nm到约I μπι的范围内。空心室104可以提供在载体100的第一区域102a和载体100的第二区域102b之间的间隙或间隙结构，使得除支撑结构108之外，可以没有其它的机械连接竖直地延伸在载体100的第一区域102a和载体100的第二区域102b之间。
[0066]根据各种实施例，载体100的第一区域102a和/或载体100的第二区域102b可以包括硅(例如掺杂的硅)，或者可以由硅(例如掺杂的硅)组成。
[0067]图1B示出了对应于图1A中示出的侧视图或截面图的载体100的顶视图。从顶部看，空心室104和第一区域102a可以具有矩形形状。进一步地，空心室104并且据此第一区域102a可以具有可以使用半导体图案化工艺提供的任何其它可处理形状，例如正方形形状、圆形形状、多边形形状等。根据各种实施例，空心室104可以(例如完全)横向地围绕支撑结构108。如图示的，空心室104沿着方向103的横向延伸109可以限定载体100的第一区域102a沿着方向103的横向延伸103a，其中空心室104的横向延伸109可以在如下范围内:从约几百纳米到约几微米、或者到约几十微米、或者到约几百微米、或者到约几毫米、或者到约几厘米、或者到约几十厘米(例如高达30cm或甚至大于30cm)。
[0068]根据各种实施例，支撑结构108可以隐埋在载体100内，这意指支撑结构108可以不竖直地延伸通过载体100的第一区域102a，使得支撑结构108的上表面108s可以由载体100的第一区域102a的一部分覆盖。备选地，取决于与空心室104的高度111以及载体100的第一区域102a的高度105a相比的支撑结构108的高度，支撑结构108可以延伸通过载体100的第一区域102a，例如从载体100的表面102s伸出或者部分