板I上外延生长N型Si层2形成N型外延Si电路板。而后，例如以30keV、5X 113CnT2的条件，向该N型外延Si电路板上的形成光电转换元件的区域注入硼，并在队气氛中以1150°C的温度进行I小时主扩散(drive-1n)，形成P型导电体7。
[0050]沟道形成工序
[0051]而后，形成厚度约为400nm的HTO(High-Temperature Oxide)膜11，用于作为形成深沟道的硬掩模。用掩模对形成深沟道区域形成图形，通过氧化膜蚀刻，形成硬掩模。在此，深沟道的宽度例如设为0.3?0.4 μm(参见图2B)。
[0052]用硬掩模形成深沟道。例如用SF6、02、Ar气体实行微波等离子蚀刻，沿垂直方向加工P型半导体7以及N型Si层2，形成深度约为3.0?5.0 μ m的沟道(参见图2C)。
[0053]在此，硬掩模也受到蚀刻，因而HTO膜11的厚度约减小为100nm(参见图2D)。
[0054]而后，用湿法腐蚀去除HTO膜11，使深沟道内壁氧化，进而去除该氧化膜。关于氧化，例如以1050°C干法氧化，形成的氧化膜厚度约为130nm。去除氧化膜可用来去除微波等离子蚀刻带来的损伤，缓和深沟道形成时可能发生的结晶缺陷，防止形成光电二极管的PN结出现漏电。
[0055]第一导电体材料层形成工序
[0056]而后，再次形成氧化膜，用于像素之间的绝缘隔离。在此，例如通过850°C的湿法氧化形成厚度约为20nm的深沟道内壁岩化膜8。而后，形成厚度例如约为800nm的多晶硅膜，用以填入深沟道。
[0057]此时，作为第一导电体材料的多晶硅形成第一导电体材料层，该第一导电体材料层从表面被深沟道内壁氧化膜8覆盖的深沟道通到该深沟道上部(包括正上方部分以及P型导电体7的上方部分)。第一导电体材料层包含下述的形成第一导电体的深沟道内部的深沟道埋入多晶硅9部分(第一导电体部分)和除此之外的部分(深沟道埋入多晶硅9正上方部分以及P型导电体7的上方部分)。
[0058]第一导电体形成工序
[0059]而后，对第一导电体材料层的多晶硅进行全面蚀刻，去除第一导电体材料部分中除填入深沟道的多晶硅(深沟道埋入多晶硅9)部分以外的部分，形成作为第一导电体的深沟埋入道多晶硅9 (参见图2F)。据此，通过去除深沟道埋入多晶硅9的上表面部分，消除了与周围部分之间的高低差异，成为平坦形状。
[0060]上部门极形成工序、杂质扩散层形成工序
[0061]而后，按照普通的CMOS器件制造工艺，经过LOCOS (Local Oxidat1n of Silicon)氧化工序，在深沟道部分形成门氧化膜，以阻止L0C0S氧化膜的形成。关于门氧化膜，例如厚度约为13.5 μπι，形成在图2F所示的整个上表面上，但因在以下的描述将要被去除，因而在此省略显示。
[0062]进而，对第一门多晶硅的深沟道形成部分的埋入多晶硅(深沟道埋入多晶硅9:Ν型)和第二门多晶硅(N型门极3)将要被电接通的区域(结合面)上的门氧化膜实行蚀刻。而后，去除门氧化膜之后，形成第二门多晶硅膜，实行再沉淀，用以作为N+型多晶硅门(N型门极3)(参见图2G)。此时，因实行再沉淀而导致的高浓度磷扩散到第二门多晶硅中，进而还扩散到正下方的P型半导体表面，形成N型杂质扩散层4。
[0063]而后，形成第二门多晶硅的图形，形成N型门极3 (参见图2Η)。
[0064]深沟道埋入多晶硅9和经过与该深沟道埋入多晶硅9结合且导通而形成的N型门极3之间的连接面中的结晶晶粒界面为不连续晶粒界面。而且由于在第二门多晶硅的图形化之前实行门氧化膜蚀刻，因而留下了其痕迹。
[0065]对此，在采用与以往工艺相同的方法制造的图4所示的结构中，由于不需要去除深沟道埋入多晶硅9的上表面，而是将原有的深沟道埋入多晶硅9作为N型门极3 (不再重新制作)，因而不存在连接面，当然也就不存在结晶晶粒界面不连续的面。而且，由于不需要门氧化膜蚀刻，因而也不会有残留的痕迹。
[0066]采用本发明涉及的半导体装置的制造方法，能够将N型门极3形成为厚度约为0.2 μπι的薄膜。对此，采用以往的制造方法制作时，如图4所示，为了将深沟道埋入多晶硅9填入到深沟道的底部，需要过量的多晶硅，其形成的N型门极3的厚度(高低差异)约为0.6mmο
[0067]当本发明被作为图像传感器时，光还照射到设置在受光元件以外的区域中的拉出门极上，构成如图3所示的、以第二门多晶硅形成的N型杂质扩散层4为发射极、P型导电体为基极、N型Si层2为集电极的寄生双极晶体管。此外，这些发射极、基极、集电极还同时与埋入门极一起构成寄生MOS晶体管。
[0068]第二导电体形成工序、遮光部件形成工序
[0069]为了避免上述问题的发生，在P型半导体7区域中，例如以30keV、3 X 115CnT2为条件实行硼注入，形成高纯度杂质扩散层及P+杂质扩散层5，并使其能够取得电极，用金属导线连接P型导电体7和N型杂质扩散层，使得寄生双极的发射极和基极之间短路。这样，能够使得寄生双极晶体管和寄生MOS晶体管作为二极管动作，抑制带有光敏晶体管功能的暗电流以及光电流的增幅。
[0070]但是，上述结构中还有寄生光电二极管存在，为此将产生光电流。用金属导线作为遮光部件，完全遮蔽作为光电二极管动作的寄生双极区域的表面，这样能够将多余的光电流减小到可以忽略(暗电流)程度(参见图21和图2J)。
[0071]可以采用公知方法来形成作为遮光部件的金属导线6，例如用普通的LSI制造工艺，以溅射形成钛和铝的材料中加入1%硅(T1-AL-1% Si)的膜。
[0072]可以用公知方法来形成层间绝缘膜10，例如用普通的LSI制造方法，形成厚度约为SOOnm的TEOS氧化膜，而后通过920°C的回流处理形成层间绝缘膜10。
[0073]将N型和P型互相交换，上述实施方式也同样适用。
[0074]如上所述，本发明提供的半导体装置和该半导体装置的制造方法能够减小从分离像素的深沟道中拉出形成的门极造成的高低不平。
【主权项】
1.一种半导体装置制造方法，其特征在于包含以下各项工序: 沟道形成工序，在排列多个光电转换元件的半导体电路板上位于相邻光电转换元件之间的位置上，沿着与该半导体电路板垂直的方向，形成沟道； 第一导电体材料层形成工序，在所述沟道内壁上形成氧化膜之后，将第一导电体材料填入该沟道，形成贯穿该沟道和该沟道上部的第一导电体材料层； 第一导电体形成工序，去除所述第一导电体材料层中除被填入所述沟道的第一导电体部分以外的第一导电体材料层部分，形成第一导电体；以及， 上部门极形成工序，在所述第一导电体上部，通过与该第一导电体导通，形成上部门极。
2.根据权利要求1所述的半导体装置制造方法，其特征在于，进一步具备杂质扩散层形成工序，该工序通过连接所述上部门极，形成具有与该上部门极相同导电性的杂质扩散层O
3.根据权利要求2所述的半导体装置制造方法，其特征在于，进一步具备第二导电体形成工序，该工序在所述半导体电路板上形成与所述杂质扩散层邻接的第二导电体，该第二导电体的导电性与所述杂质扩散层的导电性相反。
4.根据权利要求3所述的半导体装置制造方法，其特征在于，进一步具备遮光部件形成工序，该工序形成用来遮蔽所述第二导电体受光照射的遮光部件。
5.根据权利要求4所述的半导体装置制造方法，其特征在于，在所述遮光部件形成工序中形成的所述遮光部件用来导通所述上部门极和所述第二导电体。
6.一种半导体装置，其特征在于，具备以下部件: 半导体电路板； 图像传感器，其中具有排列在所述半导体电路板上的多个光电转换元件； 沟道，形成在所述半导体电路板上，位于相邻的所述光电转换元件之间； 第一导电体，被埋在所述沟道之中；以及， 上部门极，形成在所述第一导电体上部，通过与该第一导电体导通而形成， 所述第一导电体与所述上部门极之间的连接面中的结晶晶粒界面为不连续晶粒界面。
7.根据权利要求6所述的半导体装置，其特征在于， 进一步具备杂质扩散层，该杂质扩散层的导电性与所述上部门极的导电性相同， 通过与所述上部门极连接，形成该杂质扩散层。
8.根据权利要求7所述的半导体装置，其特征在于， 进一步具备与所述杂质扩散层相邻接的第二导电体，该第二导电体的导电性与所述杂质扩散层的导电性相反， 该第二导电体的电位与所述杂质扩散层的电位相同。
9.根据权利要求8所述的半导体装置，其特征在于，进一步具备用来遮蔽所述第二导电体受光照射的遮光部件。
10.根据权利要求9所述的半导体装置，其特征在于，所述遮光部件为金属导线。
11.根据权利要求6至10中任意一项所述的半导体装置，其特征在于，所述光电转换元件为光敏晶体管。
【专利摘要】本发明涉及半导体装置制造方法以及半导体装置，其目的在于减小从分离像素的深沟道中拉出形成的门极所造成的高低不平。本发明的半导体装置制造方法包含以下工序：沟道形成工序，在排列多个光电转换元件的半导体电路板上位于相邻光电转换元件之间的位置上，沿着与该半导体电路板垂直的方向，形成沟道；第一导电体材料层形成工序，在沟道内壁上形成氧化膜后，将第一导电体材料填入该沟道，形成贯穿该沟道和该沟道上部的第一导电体材料层；第一导电体形成工序，去除第一导电体材料层中除被填入沟道的第一导电体部分以外的第一导电体材料层部分，形成第一导电体；以及，上部门极形成工序，在第一导电体上部，通过与该第一导电体导通，形成上部门极。
【IPC分类】H01L27-146, H01L21-8238
【公开号】CN104716150
【申请号】CN201410730271
【发明人】樱野胜之, 根来宝昭, 爱须克彦, 米田和洋, 中谷宁一, 渡边博文
【申请人】株式会社理光
【公开日】2015年6月17日
【申请日】2014年12月4日
【公告号】US20150171129