包括多层结构的半导体装置及其制造方法
【技术领域】
[0001]本发明是有关于多层的半导体结构，且特别是有关于形成三维垂直栅极(Vertical Gate, VG)与非门(NAND)装置的包括多层结构的半导体装置及其制造方法。
【背景技术】
[0002]半导体装置制造商持续寻找缩小半导体装置的临界尺寸，以及在较小的面积中，以每比特更低的成本达到较大的储存容量的方法。
[0003]最近的发展包括使用应用于电荷捕捉存储器技术的薄膜晶体管(Thin FilmTransistor, TFT)技术，以及应用于反熔丝(ant1-fuse)存储器的交点阵列技术来形成三维(three-dimens1nal，3D)半导体装置。关于后者，多层的字线及位线是于它们的各个交点设有存储器元件。此发展亦包括使用电荷捕捉存储器技术来形成垂直与非门存储单元，于其中，一种具有像与非门栅极一样操作的垂直通道的多栅极场效晶体管结构，是使用娃-氧-氮-氧-娃(silicon-oxide-nitride-oxide-silicon, S0N0S)电荷捕捉技术，以于每个栅极/垂直通道接口建立一储存部位。关于后者，近来的发展已通过形成被绝缘材料隔开的数个叠层的导电材料条，以及在这些叠层的导电材料之间的接口区域中提供存储器元件，来改善三维半导体装置的尺寸及制造成本。
【发明内容】
[0004]无论近来在例如上述半导体装置的缩小临界尺寸方面的发展为何，在制造三维半导体装置及三维半导体装置本身会遭遇一个或多个问题，包括高漏电流(leakage)、高热预算(thermal budget)、低氧化可靠度(oxidat1n reliability)、不被期望发生的导电多晶硅层上的「多气泡」、导电层的小晶粒尺寸以及导电层的剥离(peeling)。
[0005]本发明实施例是有关于一种半导体装置的制造方法及半导体装置，用于处理上述半导体装置中的一个或多个问题。
[0006]根据本发明的一方面，一种半导体装置的制造方法包括以下步骤。提供一基板。形成一绝缘衬底层于基板上。于一初始温度下将一导电层配置在绝缘衬底层上。此方法更包括以一第一增加速率增加初始温度至一第一增加温度，并于第一增加温度下，对导电层执行一原位回火(in-situ annealing)工艺。此方法更包括以一第二增加速率增加第一增加温度至一第二增加温度，并于第二增加温度下，在执行原位回火工艺后，形成一绝缘层。在本发明实施例中，亦关于一种由前述方法所制造的半导体装置。
[0007]根据本发明的另一方面，一种半导体装置的制造方法包括以下步骤。提供一基板。形成一绝缘衬底层于基板上，以及形成一导电层于绝缘衬底层上。此方法更包括使导电层处于一第一温度，以一第一增加速率增加至一第一增加温度。将导电层曝露于第一增加温度持续一第一持续时间。将导电层曝露于一第二温度，以一第二增加速率增加至一第二增加温度，第二增加温度大于第一增加温度。在本发明实施例中，亦关于一种由前述方法所制造的半导体装置。
[0008]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0009]图1A为一种包括一导电层的剥离的发生的半导体装置的剖面图。
[0010]图1B为一种包括一导电层的剥离的发生的半导体装置的另一种剖面图。
[0011]图1C为一种三维半导体装置的一导电多晶硅层上的一不被期望的多气泡形成的一例子的图例。
[0012]图2为用以制造一种半导体装置的例示方法的流程图。
[0013]图3为一种具有一沉积在一基板上的绝缘衬底层的实施不范例的剖面图例。
[0014]图4为一种具有一沉积在绝缘衬底层上的通道层的实施示范例的剖面图例。
[0015]图5A为一实施不范例的剖面图例，具有一由通道层所形成的导电多晶娃层及一通过使用原位回火及氧化而形成的绝缘层。
[0016]图5B为用于形成一导电多晶硅层的例示工艺中的温度的曲线图。
[0017]图6为一种形成一叠层的交替多晶娃及绝缘层的实施不范例的剖面图例。
[0018]图7为一种图案化此叠层的交替多晶硅及绝缘层的实施示范例的剖面图例。
[0019]图8为形成一种三维半导体装置的实施示范例的立体图。
[0020]图9为形成一种三维半导体装置的实施示范例的立体图。
[0021]图10为一种半导体装置的实施示范例的例子剖面图例，半导体装置包括通过使用例子方法实施例而形成的一叠层的交替多晶硅及绝缘层。
[0022]【符号说明】
[0023]100:三维半导体装置
[0024]102:导电多晶硅层
[0025]104:绝缘层
[0026]106:多气泡形成
[0027]202:步骤
[0028]204:步骤
[0029]206:非晶硅层/步骤/工艺
[0030]208:步骤/工艺
[0031]210:步骤/工艺
[0032]212:步骤/图案化工艺
[0033]302:基板
[0034]304:绝缘衬底层
[0035]306:下一层/非晶是P型硅层/非晶硅层/通道层
[0036]306a:多晶硅导电层/结晶是导电多晶硅层/导电多晶硅层
[0037]306a’:多晶硅层
[0038]308:绝缘(氧化物)层
[0039]308’:绝缘层
[0040]310:多晶硅/多晶硅层/导电多晶硅/导电多晶硅层
[0041]310’:多晶硅层
[0042]312:绝缘层
[0043]312’:绝缘层
[0044]502:第一温度上升/第一温度上升阶段
[0045]502a:初始温度
[0046]504:回火工艺
[0047]504a:恒温/第一增加温度/温度
[0048]506:第二温度上升/第二温度上升阶段/工艺
[0049]508:氧化工艺
[0050]508a:第二增加温度
[0051]802:存储器材料
[0052]802a:介电隧穿层
[0053]802b:电荷储存层
[0054]802c:栅极
[0055]804:传导线
[0056]806:娃化物
[0057]808:沟道
[0058]902:导电条
[0059]904:延伸部
[0060]202?212:流程步骤
【具体实施方式】
[0061]为了方便，类似的参考数字可用于表示类似的元件，但应明白每一实施例可被视为是不同的变化。
[0062]现在将参考图式说明多个实施例于下，这些图式形成这些实施例的一部分，且绘示可被实行的实施例。使用于说明书与随附权利要求范围中的用语「实施示范例」、「例示实施例」以及「本实施例」并不需要表示单一实施例(虽然它们可以)，且在不背离实施例的范畴或精神之下，仍可轻易地结合及/或替换各种实施例。再者，于此所使用的术语(terminology)仅为了说明实施例，而并非意图成为限制。于此，所使用的用语「在...中」可包括「在...中」及「在...上」，且用语「一」、「一个」及此」可包括单个及多个。再者，所使用的用语「通过(by)」取决于上下文亦可意指「来自(from)」。再者，所使用的用语「如果」取决于上下文亦可意指「当...时」或「在...之时」。再者，所使用的字「及/或」可表示并包括一个或多个相关列出的项目的任何及所有可能的组合。
[0063]在此认定三维半导体装置为一种方式，于其中半导体装置制造商已达成更大的储存容量，同时完成小尺寸并达到每比特更低的成本。举例而言，可通过形成被绝缘材料隔开的多个叠层的导电材料条，以及在这些叠层的导电材料之间的接口区域中，提供存储器元件，以改善三维半导体装置的尺寸及制造成本。近来在形成此叠层的发展，包括形成一非晶硅层，并应用一自由基氧化工艺，使非晶硅层结晶化，以形成一多晶硅导电层，并在多晶硅导电层上形成一绝缘氧化层。
[0064]尽管在制造三维半导体装置上已有进步，然而，半导体装置制造仍面临一或多个问题，包括高漏电流、高热预算、低氧化可靠度、导电多晶硅层的小晶粒尺寸、不被期望发生的导电多晶硅层上的「多气泡」，以及导电多晶硅层破坏性地剥离。
[0065]图1A及图1B提供发生一导电多晶硅层102从一种三维半导体装置100的一绝缘层104的一毁灭性剥离的说明例子及实际例子。图1C显示在一种三维半导体装置100的一导电多晶娃层102上的不被期望的多气泡形成(poly bubble format1n) 106的一例子。
[0066]于此认定上述的一个或多个问题，除此之外是由应用自由基氧化工艺所导致。更明确而言，于此认定当非晶硅变成结晶的且绝缘层被形成时，显着的应力是在自由基氧化工艺期间，被