述基底110表面形成缓冲层120。
[0053]所述缓冲层120可以在后续对基底110起保护缓冲作用，防止基底110发生变形。
[0054]本实施例中所述缓冲层120可以为采用炉管(furnace)方法形成的氧化硅层，所述缓冲层120的厚度可以为3微米?6微米。
[0055]参考图3所示，在所述缓冲层120的上表面形成硬掩膜层130。
[0056]本实施例中所述硬掩膜层130的材料可以为氮氧化硅(S1N)或等离子体增强氧化硅(即采用等离子体增强化学气相沉积方法形成的氧化硅，ΡΕ0Χ)，所述硬掩膜层130的厚度可以为500埃?2000埃。
[0057]继续参考图3所示，在所述硬掩膜层130上形成图案化的光刻胶层140。
[0058]本实施例中在硬掩膜层130上先旋涂一层光刻胶材料，然后通过曝光显影等光刻工艺去除部分光刻胶材料，剩余的光刻胶材料即为图案化的光刻胶层140。
[0059]参考图4所示，以图3中的光刻胶层140为掩模，刻蚀图3中的所述硬掩膜层130，形成图4中图案化的硬掩膜层131，并去除图3中的光刻胶层140 ;以所述硬掩膜层131为掩模，依次刻蚀图3中的所述缓冲层120和基底110，直至在所述硬掩膜层131、所述缓冲层121和所述基底111中形成多个沟槽150。
[0060]本实施例中可以采用灰化工艺去除所述光刻胶层140，采用干法刻蚀工艺刻蚀所述硬掩膜层130、缓冲层120和基底110，在此不再赘述。
[0061]本实施例中通过合理选择所述沟槽的尺寸，就可以保证后续在硬掩膜层131上形成其它半导体材料时，仅同时有很少一部分半导体材料形成在沟槽的底部和侧壁，但决不会填充满所述沟槽，从而可以在半导体材料中形成多个封闭空腔，即每个沟槽相应地转变为一个封闭空腔。
[0062]具体地，所述沟槽150的深度范围可以为20微米?40微米，如:20微米、25微米、30微米、35微米或40微米等；所述沟槽150的深宽比可以大于或等于2.5，如:2.5、3、5、8或10等。
[0063]参考图5所示，在所述硬掩膜层131上形成覆盖层160。
[0064]由于图4中沟槽150的存在，因此覆盖层160会同时形成在沟槽150的底部和侧壁，但覆盖层160并不会完全填充所述沟槽150，从而使得原来的沟槽150变为封闭空腔100。此外，与所述沟槽150对应的所述覆盖层160的上表面会略微凹陷下去，因此覆盖层160的上表面不是平面。
[0065]所述覆盖层160的材料可以为采用TEOS (正硅酸乙酯)为反应源形成的氧化硅或等离子体增强氧化硅，所述覆盖层160的厚度可以为所述沟槽150深度的1.2倍?1.5倍，如:1.2倍、1.3倍、1.4倍或1.5倍。
[0066]需要说明的是，在本发明的其它实施例中，在形成覆盖层160之前，还可以先去除硬掩膜层131，从而使覆盖层160形成在缓冲层121上，此时仍然可以在覆盖层160中形成封闭空腔，其不影响本发明的保护范围。
[0067]参考图6所示，对图5中的所述覆盖层160进行平坦化处理，得到上表面齐平的覆盖层161。
[0068]本实施例中平坦化处理为化学机械研磨(CMP)处理，在此不再赘述。
[0069]至此采用简单的方法就可以得到包括多个封闭空腔100的半导体衬底，其与形成在其上的器件之间具有较高的绝缘性，且对形成在其上的器件有较低的干扰性。
[0070]相应地，本发明实施例还提供了一种集成无源器件的制作方法，其包括上述半导体衬底的制作方法，在此不再赘述。
[0071]由于此时的半导体衬底中包括封闭空腔，因此在该半导体衬底上形成集成无源器件时，集成无源器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了集成无源器件的信号质量，降低了损耗，即使集成无源器件能够得到高品质因数。
[0072]相应地，本发明实施例还提供了一种半导体衬底，其采用上述半导体衬底的制作方法形成。
[0073]具体地，所述半导体衬底的结构可以参考图6所示，在此不再赘述。
[0074]需要说明的是，在本发明的其它实施例中，还可以省略图6中的硬掩膜层131，其不影响本发明的保护范围。
[0075]所述半导体衬底具有较高的绝缘性和较低的干扰性。
[0076]相应地，本发明实施例还提供了一种集成无源器件，其包括上述半导体衬底。
[0077]所述集成无源器件的信号质量比较高，损耗比较小，能够得到高Q。
[0078]参考图7所示，本发明实施例提供了另一种半导体衬底的制作方法，包括以下步骤:
[0079]步骤S21，提供基底，在所述基底上形成缓冲层；
[0080]步骤S22，在所述缓冲层上形成硬掩膜层；
[0081]步骤S23，在所述硬掩膜层、所述缓冲层和所述基底中形成多个沟槽；
[0082]步骤S24，在沟槽中填充牺牲层，所述牺牲层的上表面与所述缓冲层的上表面齐平；
[0083]步骤S25，在所述硬掩膜层上和所述牺牲层上形成第一覆盖层；
[0084]步骤S26，在所述第一覆盖层中与所述牺牲层对应的位置形成多个通孔；
[0085]步骤S27，通过所述通孔去除所述牺牲层；
[0086]步骤S28，在剩余的所述第一覆盖层上形成第二覆盖层，所述第二覆盖层下方包括多个封闭空腔。
[0087]本实施例在硬掩膜层、缓冲层和基底中形成多个沟槽，并采用牺牲层填充满所述沟槽且在硬掩膜层和牺牲层上形成包括多个通孔的第一覆盖层，通过合理控制通孔的尺寸，既可以透过所述通孔去除所述牺牲层，又可以在去除牺牲层之后形成第二覆盖层时保证第二覆盖层仅位于第一覆盖层上表面，从而会在第二覆盖层下方形成多个由所述沟槽和所述通孔形成的封闭空腔，这样在包括多个封闭空腔的半导体衬底上形成器件时，形成的器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了器件的信号质量，降低了损耗。
[0088]参考图8所不,提供基底210。
[0089]所述基底210的材料可以为硅、锗或锗硅，也可以是绝缘体上硅，或者还可以包括其它的材料，如砷化镓等。
[0090]本实施例中所述基底210为单晶硅。
[0091]继续参考图8所示,在所述基底210表面形成缓冲层220。
[0092]所述缓冲层220可以在后续对基底210起保护缓冲作用，防止基底210发生变形。
[0093]本实施例中所述缓冲层220可以为采用炉管2方法形成的氧化硅层，所述缓冲层220的厚度可以为3微米?6微米。
[0094]参考图9所示，在所述缓冲层220的上表面形成硬掩膜层230。
[0095]本实施例中所述硬掩膜层230的材料可以为氮氧化硅(S1N)或等离子体增强氧化硅(即采用等离子体增强化学气相沉积方法形成的氧化硅，ΡΕ0Χ)，所述硬掩膜层230的厚度可以为500埃?2000埃。
[0096]继续参考图9所示，在所述硬掩膜层230上形成图案化的光刻胶层240。
[0097]本实施例中在硬掩膜层230上先旋涂一层光刻胶材料，然后通过曝光显影等光刻工艺去除部分光刻胶材料，剩余的光刻胶材料即为图案化的光刻胶层240。
[0098]参考图10所示，以图9中的光刻胶层240为掩模，刻蚀图9中的所述硬掩膜层230，形成图10中图案化的硬掩膜层231，并去除图9中的光刻胶层240 ;以所述硬掩膜层231为掩模，依次刻蚀图9中的所述缓冲层220和基底210，直至在所述硬掩膜层231、所述缓冲层221和所述基底211中形成多个沟槽250。
[0099]本实施例中可以采用灰化工艺去除所述光刻胶层240，采用干法刻蚀工艺刻蚀所述硬掩膜层230、缓冲层220和基底210，在此不再赘述。
[0100]具体地，所述沟槽的深度范围可以为10微米?40微米，如:10微米、15微米、20微米、25微米、30微米、35微米或40微米等。本实施例对所述沟槽的深宽比不做特殊要求，只要满足可以将后续的牺牲材料填充满即可。可选的，所述沟槽的深宽比值小于1.5。
[0101]参考图11所示，在图10所示的沟槽250中填充满牺牲层260。
[0102]本实施例中在所述沟槽250中形成牺牲材料，所述牺牲材料同时位于所述硬掩膜层231上，然后可以通过CMP工艺去除硬掩膜层231上的牺牲材料，使得剩余的牺牲材料(即牺牲层260)的上表面与所述硬