掩膜层231的上表面齐平。
[0103]所述牺牲层260的材料可以为无定形碳(amorphous carbon),从而后续可以通过灰化方法去除。
[0104]需要说明的是，在本发明的其它实施例中，在形成牺牲层260之前，还可以去除所述硬掩膜层231，从而使牺牲层260的上表面与所述缓冲层221的上表面齐平，其不限制本发明的保护范围。
[0105]参考图12所示，在所述硬掩膜层231和牺牲层260上形成第一覆盖层270。
[0106]本实施例中所述第一覆盖层270的材料可以为氮氧化硅或等离子体增强氧化硅，所述第一覆盖层的厚度可以为500埃?2000埃。
[0107]参考图13所示，在所述第一覆盖层271中与所述牺牲层280对应的位置形成多个通孔280，透过所述通孔280暴露出所述牺牲层260。
[0108]本实施例中需要合理设置通孔280的尺寸，从而保证后续既可以透过所述通孔280去除所述牺牲层260，又可以在去除牺牲层260之后形成第二覆盖层时保证第二覆盖层仅位于第一覆盖层上表面。当通孔280的尺寸太小时，则无法透过所述通孔280去除所述牺牲层260 ;当通孔280的尺寸太大时，则在去除牺牲层260之后形成第二覆盖层时，第二覆盖层会同时填充所述通孔280和图10中的沟槽250。
[0109]具体地，所述通孔280的宽度为0.5微米?2微米，如:0.5微米、I微米、1.5微米或2微米等；相邻通孔280之间的距离为2微米?4微米，如:2微米、2.5微米、3微米、3.5微米或4微米等。
[0110]参考图14所示，透过图13中的通孔280去除所述牺牲层260。
[0111]由于本实施例中牺牲层260为无定形碳，因此可以通过灰化工艺去除所述牺牲层260，在此不再赘述。
[0112]参考图15所示，在剩余的第一覆盖层271上形成第二覆盖层290。
[0113]所述第二覆盖层的材料可以为采用TEOS为反应源形成的氧化硅或等离子体增强氧化硅，所述第二覆盖层的厚度可以为1000埃?3000埃。
[0114]由于图13中的通孔280的尺寸比较小，从而可以保证第二覆盖层290仅位于第一覆盖层271上，而不会形成在其下方的封闭空腔200中。
[0115]至此采用简单的方法就可以得到包括多个封闭空腔200的半导体衬底，其与形成在其上的器件之间具有较高的绝缘性，且对形成在其上的器件有较低的干扰性。
[0116]相应地，本发明实施例还提供了一种集成无源器件的制作方法，其包括上述半导体衬底的制作方法，在此不再赘述。
[0117]由于此时的半导体衬底中包括封闭空腔，因此在该半导体衬底上形成集成无源器件时，集成无源器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了集成无源器件的信号质量，降低了损耗，即使集成无源器件能够得到高品质因数。
[0118]相应地，本发明实施例还提供了一种半导体衬底，其采用上述半导体衬底的制作方法形成。
[0119]具体地，所述半导体衬底的结构可以参考图15所示，在此不再赘述。
[0120]需要说明的是，在本发明的其它实施例中，还可以省略图15中的硬掩膜层231，其不影响本发明的保护范围。
[0121]所述半导体衬底具有较高的绝缘性和较低的干扰性。
[0122]相应地，本发明实施例还提供了一种集成无源器件，其包括上述半导体衬底。
[0123]所述集成无源器件的信号质量比较高，损耗比较小，能够得到高Q。
[0124]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体衬底的制作方法，其特征在于，包括: 提供基底； 在所述基底上形成缓冲层； 在所述缓冲层和所述基底中形成多个沟槽； 在所述缓冲层上和所述沟槽表面形成覆盖层，所述覆盖层中包括多个封闭空腔； 对所述覆盖层进行平坦化处理。
2.如权利要求1所述的半导体衬底的制作方法，其特征在于，所述基底为单晶硅材料，所述缓冲层为采用炉管方法形成的氧化硅层，所述缓冲层的厚度为3微米?6微米。
3.如权利要求1所述的半导体衬底的制作方法，其特征在于，还包括:在形成所述沟槽之前，在所述缓冲层上形成图案化的硬掩膜层。
4.如权利要求3所述的半导体衬底的制作方法，其特征在于，所述硬掩膜层的材料为氮氧化硅或等离子体增强氧化硅，所述硬掩膜层的厚度为500埃?2000埃。
5.如权利要求1所述的半导体衬底的制作方法，其特征在于，所述沟槽的深度范围为20微米?40微米，所述沟槽的深宽比大于或等于2.5。
6.如权利要求1所述的半导体衬底的制作方法，其特征在于，所述覆盖层的材料为采用TEOS为反应源形成的氧化硅或等离子体增强氧化硅，所述覆盖层的厚度为所述沟槽深度的1.2倍?1.5倍。
7.一种集成无源器件的制作方法，其特征在于，包括如权利要求1至6中任一项所述的半导体衬底的制作方法。
8.一种半导体衬底，其特征在于，采用如权利要求1至6中任一项所述的半导体衬底的制作方法形成。
9.一种集成无源器件，其特征在于，包括如权利要求8所述的半导体衬底。
10.一种半导体衬底的制作方法，其特征在于，包括: 提供基底； 在所述基底上形成缓冲层； 在所述缓冲层和所述基底中形成多个沟槽； 在所述沟槽中填充牺牲层，所述牺牲层的上表面与所述缓冲层的上表面齐平； 在所述缓冲层上和所述牺牲层上形成第一覆盖层； 在所述第一覆盖层中与所述牺牲层对应的位置形成多个通孔； 通过所述通孔去除所述牺牲层； 在剩余的所述第一覆盖层上形成第二覆盖层，所述第二覆盖层下方包括多个封闭空腔。
11.如权利要求10所述的半导体衬底的制作方法，其特征在于，所述基底为单晶硅材料，所述缓冲层为采用炉管方法形成的氧化硅层，所述缓冲层的厚度为3微米?6微米。
12.如权利要求10所述的半导体衬底的制作方法，其特征在于，还包括:在形成所述沟槽之前，在所述缓冲层上形成图案化的硬掩膜层。
13.如权利要求12所述的半导体衬底的制作方法，其特征在于，所述硬掩膜层的材料为氮氧化硅或等离子体增强氧化硅，所述硬掩膜层的厚度为500埃?2000埃。
14.如权利要求10所述的半导体衬底的制作方法，其特征在于，所述沟槽的深度范围为10微米?40微米。
15.如权利要求10所述的半导体衬底的制作方法，其特征在于，所述牺牲层的材料为无定形碳，所述牺牲层采用灰化方法去除。
16.如权利要求10所述的半导体衬底的制作方法，其特征在于，所述第一覆盖层的材料为氮氧化硅或等离子体增强氧化硅，所述第一覆盖层的厚度为500埃?2000埃；所述第二覆盖层的材料为采用TEOS为反应源形成的氧化硅或等离子体增强氧化硅，所述第二覆盖层的厚度为1000埃?3000埃。
17.如权利要求10所述的半导体衬底的制作方法，其特征在于，所述通孔的宽度为0.5微米?2微米，相邻所述通孔之间的距离为2微米?4微米。
18.一种集成无源器件的制作方法，其特征在于，包括如权利要求10至17中任一项所述的半导体衬底的制作方法。
19.一种半导体衬底，其特征在于，采用如权利要求10至17中任一项所述的半导体衬底的制作方法形成。
20.一种集成无源器件，其特征在于，包括如权利要求19所述的半导体衬底。
【专利摘要】本发明提供半导体衬底及其制作方法、集成无源器件及其制作方法。所述半导体衬底的制作方法包括：提供基底；在所述基底上形成缓冲层；在所述缓冲层和所述基底中形成多个沟槽；在所述缓冲层上和所述沟槽表面形成覆盖层，所述覆盖层中包括多个封闭空腔；对所述覆盖层进行平坦化处理。所述半导体衬底采用所述制作方法形成。所述集成无源器件包括所述半导体衬底。所述集成无源器件包括所述半导体衬底的制作方法。本发明可以提高半导体衬底的绝缘性且降低半导体衬底的干扰性，并提高集成无源器件的信号质量且降低集成无源器件的损耗。
【IPC分类】H01L21-02, H01L29-06
【公开号】CN104752157
【申请号】CN201310745786
【发明人】葛洪涛, 包小燕
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年7月1日
【申请日】2013年12月30日