而且，与在X方向上相邻的插销35连接的两根插销36在Y方向上的位置互不相同。在插销36上设置着沿X方向延伸的位线38。各位线38经由I根插销36及I根插销35而与设置在被分割在某一区块(后文叙述)的积层体中的I根硅柱28连接。由于与在X方向上相邻的插销35连接的两根插销36在Y方向上的位置互不相同，而使得在X方向上相邻的插销35连接于互不相同的位线38。
[0060]而且，以贯通选择栅极电极膜22、层间绝缘膜21、积层体20、层间绝缘膜17、选择栅极电极膜16、层间绝缘膜14及背栅极电极膜13的上部的方式设置着源极布线部件40 (布线部件)。于源极布线部件40设置着多块平行于YZ平面的平板状部分。多块平板状部分也可以由未图示的部分而相互连接。另外，在图1中示出了 2块源极布线部件40的平板状部分。源极布线部件40的下部41例如是由导电型为n+型的多晶硅形成。源极布线部件40的下部41中的有效杂质浓度高于网状连接部件25中的有效杂质浓度。另外，在本说明书中，所谓“有效杂质浓度”是指有助于半导体材料的导电的杂质的浓度，例如，当在半导体材料中含有成为供体的杂质及成为受体的杂质这两种杂质时，“有效杂质浓度”是指除供体与受体的相抵消部分以外的部分的浓度。
[0061]源极布线部件40的上部42例如是由金属材料形成，例如是由硅化钛(TiSi)层、钛(Ti)层、氮化钛(TiN)层及钨(W)层依序积层而成的(TiSi/Ti/TiN/W)多层膜形成。在源极布线部件40上设置着插销43，并且在插销43上设置着沿Y方向延伸的源极线44。插销43的形状也可以为布线状。如图2所示，源极布线部件40的下端与网状连接部件25的上层部分25a连接。由此，源极线44经由源极布线部件40及网状连接部件25与硅柱28连接。而且，在源极布线部件40与积层体20之间设置着侧壁绝缘膜45 (第四绝缘膜)。由此，源极布线部件40与背栅极电极膜13、选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22绝缘。
[0062]由多块源极布线部件40的平板状部分将选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22分割成沿Y方向延伸的带状部分。下文中，将在X方向上相邻的两根源极布线部件40的平板状部分之间的部分称为“区块”。在各区块中配置着4行具有沿Y方向排列的多根硅柱28的硅柱行。各位线38跨及多个区块地沿X方向延伸，并且在每一区块与I根硅柱28连接。而且，背栅极电极膜13及网状连接部件25也是跨及多个区块而连续设置。
[0063]另一方面，如图1A所示，在各区块的Y方向的一端部，具有选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22的积层体被加工成每一电极膜均形成台阶的阶梯状。并且，以覆盖该阶梯状部分的方式设置例如具有硅氮化物的终止膜47。而且，在各电极膜的端部上，以贯通终止膜47与各电极膜连接的方式设置插销48。在各插销48上设置插销49，在插销49上设置插销50及51，在插销51上设置沿Y方向延伸的字线52。字线52与位线38配置在同一层。在位线38及字线52的上方设置上层布线53。
[0064]在半导体存储装置I中，在各硅柱28与各控制栅极电极膜18的每一个交叉部分构成存储单元晶体管。而且，在各硅柱28与选择栅极电极膜16的每一个交叉部分构成下部选择晶体管。进而，在各硅柱28与选择栅极电极膜22的每一个交叉部分构成上部选择晶体管。进而，网状连接部件25及背栅极电极膜13构成背栅极晶体管。
[0065]因此，在位线38与源极线44之间构成由上部选择晶体管、多个存储单元晶体管、下部选择晶体管及背栅极晶体管串联连接而成的NAND(Not AND，与非)串。并且，源极布线部件40的下部41作为对该NAND串的各晶体管供给电子的源极扩散层而发挥功能。另夕卜，多片控制栅极电极膜18中的包含最下层的一层至数层控制栅极电极膜18及包含最上层的一层至数层控制栅极电极膜18也可以为不构成存储单元晶体管的虚设控制栅极电极膜。而且，下部选择晶体管的选择栅极电极膜16及上部选择晶体管的选择栅极电极膜22也可以分别为多层膜的积层结构。
[0066]接下来，对本实施方式的半导体存储装置的制造方法进行说明。
[0067]图4A?图4C至图19A?图19C是例示本实施方式的半导体存储装置的制造方法的图。图4A表示相当于图1A的截面，图4B表示相当于图1B的截面，图4C表示相当于图2A?图2C的平面。其他附图也一样。
[0068]图20A及图20B是例示本实施方式的半导体存储装置的制造方法的剖视图。
[0069]首先，如图1A及图1B所示，在硅基板10上形成驱动电路部11，在驱动电路部11上形成层间绝缘膜12。
[0070]接着，如图4A?图4C所示，在层间绝缘膜12上形成背栅极电极膜13的下层部分13b。接着，在下层部分13b的上表面形成凹部13c。此时，在凹部13c内残留柱部13a。接着，在凹部13c内埋入例如包含娃氮化物的牺牲材料60。此时，柱部13a的上表面未被牺牲材料60覆盖而露出。
[0071]接着，如图5A?图5C所示，以覆盖牺牲材料60的方式形成背栅极电极膜13的上层部分13d。由此，下层部分13b、柱部13a及上层部分13d—体化而形成背栅极电极膜13。接着，将背栅极电极膜13图案化，并且利用层间绝缘膜61填埋已被去除背栅极电极膜13的部分。
[0072]接着，如图6A?图6C所示，依序形成层间绝缘膜14、具有多晶硅的选择栅极电极膜16、以及层间绝缘膜17。接着，在层间绝缘膜17及选择栅极电极膜16形成沿Y方向延伸的狭缝62。由此，将选择栅极电极膜16分割成沿Y方向延伸的带状部分。接着，在狭缝62内埋入例如具有硅氮化物的牺牲材料63。
[0073]接着，如图7A?图7C所示，以覆盖层间绝缘膜17及牺牲材料63的方式交替积层控制栅极电极膜18及层间绝缘膜19。由此形成积层体20。此时，控制栅极电极膜18例如是由含有杂质的多晶硅形成。接着，在积层体20上依序形成层间绝缘膜21、选择栅极电极膜22及层间绝缘膜23。选择栅极电极膜22例如是由含有杂质的多晶硅形成。
[0074]接着，例如利用光刻法及RIE (reactive 1n etching:反应离子蚀刻)法，以贯通层间绝缘膜23、选择栅极电极膜22、层间绝缘膜21、积层体20、层间绝缘膜17、选择栅极电极膜16、层间绝缘膜14及背栅极电极膜13的上层部分13d并且到达至埋设在背栅极电极膜13内的牺牲材料60的方式形成存储孔(memory hole) 64。由此，牺牲材料60露出于存储孔64的内表面。
[0075]此时，也可以如图7B所示那样使存储孔64还贯通背栅极电极膜13的下层部分13b而到达至层间绝缘膜12的途中。而且，在如图20A及图20B所示那样存储孔64的预定形成位置与背栅极电极膜13的柱部13a重叠的情况下，使存储孔64还贯通柱部13a。
[0076]接着，通过经由存储孔64对牺牲材料60实施湿式蚀刻，而去除牺牲材料60。其结果为，在背栅极电极膜13内的去除牺牲材料60后的部分形成空腔65。空腔65与存储孔64连通。
[0077]接着，如图8A?图8C所示，在存储孔64及空腔65的内表面上依序形成阻挡绝缘层33、电荷储存层32及隧道绝缘层31 (参照图2)而成膜存储器膜30。接着，在存储孔64及空腔65的内部堆积硅而在空腔65内形成网状连接部件25，并且在存储孔64内一体地形成娃柱28。
[0078]此时，如图2所示，在空腔65的上表面上堆积硅而形成网状连接部件25的上层部分25a，在空腔65的下表面上堆积硅而形成网状连接部件25的下层部分25b。并且，根据硅的堆积条件，会在上层部分25a与下层部分25b之间形成空隙25c。接着，在层间绝缘膜23上进而成膜层间绝缘膜23而覆盖硅柱28的上端部。
[0079]接着，如图9A?图9C所示，将具有选择栅极电极膜16、层间绝缘膜17、积层体20、层间绝缘膜21、选择栅极电极膜22及层间绝缘膜23的积层体67的Y方向的端部加工成阶梯状。接着，以覆盖加工成阶梯状的各台阶的方式形成例如具有硅氮化物的终止膜47。
[0080]接着，如图1OA?图1OC所示，在被加工成阶梯状的积层体67的侧方埋入绝缘膜70，并且使层间绝缘膜23及绝缘膜70的上表面平坦。接着，在积层体67中的牺牲材料63的正上方区域内形成沿Y方向延伸的狭缝71。由此，控制栅极电极膜18及选择栅极电极膜22被分割成沿Y方向延伸的带状部分。
[0081]接着，如图1lA?图1lC所示，例如通过实施湿式蚀刻而将牺牲材料63从狭缝71的底部去除。由此，选择栅极电极膜16露出于狭缝62的内表面。另外，由于未去除层间绝缘膜14，因此背栅极电极膜13未露出于狭缝71的内表面。
[0082]接着，如图12A?图12C所示，经由狭缝71对选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22实施硅化处理。由此，选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22中的配置在硅柱28周围的部分被硅化。另一方面，选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22中的远离狭缝71的部分，例如位于被加工成阶梯状的积层体67的端部的部分未被硅化而保持多晶硅的状态。
[0083]接着，如图13A?图13C所示，例如进行各向异性蚀刻而将层间绝缘膜14及背栅极电极膜13的上层部分13d从狭缝62的底部去除。接着，在整面堆积绝缘材料。由此，在狭缝71及狭缝62的内表面上形成侧壁绝缘膜45。接着，实施RIE法等各向异性蚀刻而去除侧壁绝缘膜45中的形成在层间绝缘膜23的上表面上的部分以及形成在狭缝62的底面上的部分。由此，在狭缝62的底部露出网状连接部件25。
[0084]接着，如图14A?图14C所示，例如将导电型为n+型的多晶硅埋入到狭缝62内及狭缝71内。接着，进行凹槽处理而将多晶硅从狭缝71的上部内去除。由此，在狭缝62内及狭缝71的下部内形成源极布线部件40的下部41。源极布线部件40的下部41与网状连接部件25欧姆连接。
[0085]接着，如图15A?图15C所示，进行以终止膜47为终止部的各向异性蚀刻，而在被加工成阶梯状的积层体67的端部的正上方区域内，在绝缘膜70中形成多个相接孔73。接着，通过在整面堆积金属材料例如(Ti/TiN/W)积层膜并进行回蚀，而在狭缝71的上部内形成源极布线部件40的上部42，并且在相接孔73内形成插销48。插销48分别与背栅极电极膜13、选择栅极电极膜16及控制栅极电极膜18欧姆连接。而且，源极布线部件40的上部42与下部41欧姆连接。
[0086]接着，如图16A?图16C所示，在层间绝缘膜23上进而形成层间绝缘膜23。接着，利用光刻法及RIE法，在插销48的正上方区域内形成通孔75，在源极线布线部件40的正上方区域内形成狭缝76，在硅柱28的正上方区域内形成通孔77。接着，通过在整面堆积钨等金属材料并进行回蚀，而在通孔75内形成插销49，在狭缝76内形成插销43，在通孔77内形成插销35。插销49与插销48连接，插销43与源极布线部件40连接，插销35与硅柱28连接。
[0087]接着，如图17A?图17C所示，在层间绝缘膜23上进而形成层间绝缘膜23并且形成沟槽，在沟槽内埋入金属材料，由此形成插销50及源极线44。插销50与插销49连接，源极线44与插销43连接。
[0088]接着，如图18A?图18C所示，在层间绝缘膜23上进而形成层间绝缘膜23并且形成通孔，在通孔内埋入金属材料，由此形成插销51及插销36。插销51与插销50连接，插销36与插销35连接。插销36形成为比插销35细，使在各区块内分别与形成于Y方向上的相同位