0b中所含的杂质例如磷(P)及砷(As)等从周边部40b挤出，而对网状连接部件25更有效地供给成为供体的杂质。本变形例中的所述以外的构成、制造方法、动作及效果与所述第三实施方式相同。
[0129](第四实施方式)
[0130]接下来，对第四实施方式进行说明。
[0131]图26A是例示第一实施方式的半导体存储装置的俯视图，图26B是例示第四实施方式的半导体存储装置的俯视图。
[0132]如图26A所示，在所述第一实施方式的半导体存储装置I中，对沿Y方向延伸的4行硅柱28的每一行设置源极布线部件40的平板状部分，由此将选择栅极电极膜16分割。换句话说，对分割选择栅极电极膜16的每一狭缝71设置源极布线部件40的平板状部分。
[0133]相对于此，如图26B所示，在第四实施方式的半导体存储装置4中，虽然与所述第一实施方式同样地利用狭缝71按每4行硅柱28对选择栅极电极膜16进行分割，但并非对所有狭缝71均配置源极布线部件40，而是按每4条狭缝71对应I条源极布线部件40的比率配置源极布线部件40的平板状部分。此种构造可通过如下操作而实现:设定两种狭缝71的宽度，并且使未设置源极布线部件40的狭缝71的宽度比设置源极布线部件40的狭缝71的宽度窄，由此利用侧壁绝缘膜45阻塞宽度窄的狭缝71。狭缝71可根据其宽度分两次形成，也可以由一次步骤而形成。
[0134]根据本实施方式，与第一实施方式相比，可使半导体存储装置进一步高集成化，从而可进一步降低成本。另一方面，根据第一实施方式，通过以比本实施方式短的周期排列源极布线部件40，可确实地将NAND串的导通电阻抑制为低电阻。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
[0135](第5实施方式)
[0136]接下来，对第5实施方式进行说明。
[0137]图27是例示本实施方式的半导体存储装置的剖视图。
[0138]如图27所示，在本实施方式的半导体存储装置5中，在源极布线部件40的下部41设置着P+型半导体部分55及η +型半导体部分56。P +型半导体部分55及η +型半导体部分56均具有半导体材料例如多晶硅，并且均与网状连接部件25相接。例如，P+型半导体部分55设置在下部41的宽度方向中央部，η+型半导体部分56以夹着P +型半导体部分55的方式设置。
[0139]根据本实施方式，通过以与网状连接部件25相接的方式设置P+型半导体部分55及η+型半导体部分56，可根据背栅极电极膜13的电位来切换由选择栅极电极膜16实现的下部选择晶体管的极性。也就是说，如果对背栅极电极膜13施加正电位，则在网状连接部件25内充满电子而与n+型半导体部分56电性一体化。因此，如果从选择栅极电极膜16观察，则n+型半导体层接近其附近，下部选择晶体管作为NMOS(N_channel Metal OxideSemiconductor, N通道金属氧化物半导体)而发挥功能。另一方面，如果对背栅极电极膜13施加负电位，则在网状连接部件25内充满电洞而与P+型半导体部分55电性一体化。因此，如果从选择栅极电极膜16观察，则P+型半导体层接近其附近，下部选择晶体管作为PMOS(P-channel Metal Oxide Semiconductor，P通道金属氧化物半导体)而发挥功能。
[0140]由此，在写入动作及读出动作时，只要对背栅极电极膜13施加正电位而将下部选择晶体管设为NM0S，即可对选择串的硅柱28供给电子。
[0141]另一方面，在删除动作时，只要对背栅极电极膜13施加负电位而将下部选择晶体管设为PM0S，即可通过对选择栅极电极膜16施加负电位而将下部选择晶体管设为导通状态，而从源极布线部件40经由P+型半导体部分55及网状连接部件25对硅柱28内供给电洞，从而使硅柱28升压。由此，无须通过在选择栅极电极膜16的边缘利用GIDL(Gate-1nduced Drain Leakage:栅极感应漏极漏电流)产生电洞并将该电洞注入到娃柱28来使硅柱28升压。因此，也无须在选择栅极电极膜16的附近设置高浓度杂质区域以便有效率地产生GIDL，从而可抑制断开状态下的漏电流。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
[0142](第6实施方式)
[0143]接下来，对第6实施方式进行说明。
[0144]图28是例示本实施方式的半导体存储装置的剖视图。
[0145]如图28所示，在本实施方式的半导体存储装置6中，源极布线部件40的多块平板状部分沿X方向等间隔地排列，并且在各平板状部分的正下方区域内交替地形成着P+型半导体部分55及n+型半导体部分56。也就是说，在某I块平板状部分的正下方区域内形成着P+型半导体部分55及n +型半导体部分56中的任一个半导体部分。P +型半导体部分55及η+型半导体部分56与网状连接部件25相接。而且，背栅极电极膜13、选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22中的与侧壁绝缘膜45相对向的部分分别成为经硅化后的硅化物部分13s、16s、18s及22s。
[0146]并且，在写入动作时及读出动作时，使用与n+型半导体部分56连接的源极布线部件40作为源极电极。例如，对与n+型半导体部分56连接的源极布线部件40施加基准电位Vss(例如0V)。而且，对背栅极电极膜13施加高于基准电位Vss的电位(例如5V)。由此，下部选择晶体管成为NM0S。另一方面，与P+型半导体部分55连接的源极布线部件40预先设为浮动状态。
[0147]在删除动作时，使用与P+型半导体部分55连接的源极布线部件40作为源极电极。例如，对与P+型半导体部分55连接的源极布线部件40施加删除电位(例如23V)。而且，对背栅极电极膜13施加低于删除电位的电位(例如15V)。由此，下部选择晶体管成为PM0S。另一方面，与n+型半导体部分56连接的源极布线部件40预先设为浮动状态。
[0148]在本实施方式中，也可以与所述第5实施方式同样地，通过在删除动作时使网状连接部件25内充满电洞而使下部选择晶体管作为PMOS动作，从而将电洞注入到硅柱28内。而且，由于在源极布线部件40的一块平板状部分的正下方区域内只形成P+型半导体部分55及n+型半导体部分56中的一个半导体部分，因此制造过程容易。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
[0149]另外，通常来说，删除动作所耗费的时间比写入动作所耗费的时间及读出动作所耗费的时间长，因此也可以减省P+型半导体部分55及与其连接的源极布线部件40的平板状部分。另一方面，如果减少n+型半导体部分56及与其连接的源极布线部件40的平板状部分的数量，则源极线44到网状连接部件25的电阻值会增加，因此优选为确保一定程度的配置密度。
[0150](第7实施方式)
[0151 ] 接下来，对第7实施方式进行说明。
[0152]图29是例示本实施方式的半导体存储装置中的布线的位置关系的图。
[0153]图30A?图30D是例示本实施方式的半导体存储装置的俯视图，图30A表示全层，图30B表示背栅极电极膜，图30C表示下部的选择栅极电极膜，图30D表示控制栅极电极膜。
[0154]图3IA是沿图30A所示的C-C线截取的剖视图，图31B是沿图30A所示的D-D'线截取的剖视图，图31C是沿图30A所示的E-E'线截取的剖视图。
[0155]如图29所示，在本实施方式的半导体存储装置7中，被源极布线部件40 (参照图31A)分割的选择栅极电极膜16及22分别相互绝缘，但被源极布线部件40分割的控制栅极电极膜18在积层体的Y方向的一端部被收聚而相互连接。
[0156]具体来说，如图30B及图31A?图31C所示，背栅极电极膜13在积层体的下方整面扩散而成为单一的导电膜。如图31A?图31C所示，网状连接部件25是按每一区块被分害J，并且分割而成的各部分的形状成为沿Y方向延伸的带状。如图30C及图31A?图31C所示，下部的选择栅极电极膜16也是按每一区块被分割，并且分割而成的各部分的形状成为沿Y方向延伸的带状。上部的选择栅极电极膜22也一样。如图30D及图31A?图31C所示，控制栅极电极膜18在硅柱28所贯通的Y方向中央部是按每一区块被分割，但在被加工成阶梯状的Y方向端部，在区块间被相互连接。
[0157]接下来，对本实施方式的半导体存储装置的制造方法进行说明。
[0158]以下，主要说明不同于所述第一实施方式的半导体存储装置的制造方法(参照图4?图20)的部分。
[0159]在本实施方式中，在图4A?图4C所示的步骤中，按每一区块形成背栅极电极膜13的凹部13c。而且，在图6A?图6C所示的步骤中，如图30A所示，以按每一区块完全分割选择栅极电极膜16的方式形成狭缝62。然后，在图1OA?图1OC所示的步骤中，如图30A所示，沿Y方向间歇地形成狭缝71。由此，控制栅极电极膜18被部分分割而成为被部分地相互连接的形状。
[0160]而且，在图12A?图12C所示的步骤中，经由狭缝71及62对选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22进行硅化。此时，由于狭缝71是间歇地形成，因此各电极膜被有效率地硅化。由此，制造图29、图30A?图30D、及图31A?图31C所示的半导体存储装置7。
[0161]在本实施方式中，由于网状连接部件25按每一区块被分割成多个部分，因此在读出动作时，未连接选择串部分的电位也可以设为与位线相同的电位。由此，可减少流到未设置选择串的区块中的漏电流。
[0162]根据本实施方式，由于将多个控制栅极电极膜18收聚，因此控制栅极电极膜18的驱动得以简化，从而可谋求驱动电路的小型化。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
[0163](第8实施方式)
[0164]接下来，对第8实施方式进行说明。
[0165]图32是例示本实施方式的半导体存储装置的俯视图。
[0166]如图32所示，在本实施方式的半导体存储装置8中，在积层体67中以按每一区块完全分割选择栅极电极膜16的方式形成狭缝62，并且以按每一区块完全分割控制栅极电极膜18的方式形成狭缝71，在狭缝62及71的内部设置着源极布线部件40。并且，在包含源极布线部件40的正下方区域的区域内设置着n+型半导体部分56，源极布线部件40经由n+型半导体部分56与网状连接部件25 (参照图31A)连接。
[0167]而且，在积层体67中，在各区块中的X方向中央部形成着狭缝80。狭缝80沿YZ平面延伸并且到达至网状连接部件25。在狭缝80的内部设置着源极布线部件40。并且，在网状连接部件25中的狭缝80的正下方区域内形成着P+型半导体部分55。P+型半导体部分55经由源极布线部件40与驱动电路连接。也就是说，在按每一区块分割选择栅极电极膜16的源极布线部件40的正下方区域内只设置着n+型半导体部分56。并且，p+型半导体部分55设置在各区块的内部。
[0168]在本实施方式中，在图13A?图13C所示的步骤中，在使狭缝71到达至网状连接部件25之后，经由狭缝71而离子注入成为供体的杂质，而在网状连接部件25内形成n+型半导体部分56。接着，在将牺牲材料埋入到狭缝71内之后，在积层体67中形成狭缝80。然后，经由狭缝80而离子注入成为受体的杂质，而在网状连接部件25内形成P+型半导体部分55。接着，将牺牲材料从狭缝71内去除，并且在狭缝71及80的侧面上形成侧壁绝缘膜45，在狭缝71及80的内部埋入源极布线部件40。以