置的多根插销35连接的多根插销36在Y方向上的位置互不相同。
[0089]接着，如图19A?图19C所示，在层间绝缘膜23上进而形成层间绝缘膜23并且形成沟槽，在沟槽内埋入金属材料，由此形成字线52及位线38。字线52与插销51连接，位线38与插销36连接。接着，以填埋字线52及位线38的方式进而形成层间绝缘膜23。
[0090]接着，如图1A及图1B所示，形成上层布线53并且利用层间绝缘膜23加以填埋。此时，一部分上层布线53与字线52连接。以如此方式制造本实施方式的半导体存储装置1另外，并非必须设置背栅极电极膜13的下层部分13b。背栅极电极膜13只要设置在网状连接部件25的至少上方即可。
[0091]接着，对本实施方式的半导体存储装置的动作进行说明。
[0092]首先，对写入动作(Program)进行说明。
[0093]通过使成为写入对象的存储单元晶体管(以下也称为“选择存储单元”)的电荷储存层32储存电子而对存储单元晶体管写入资料。具体来说，首先，通过将源极线44的电位设为基准电位Vss或(Vss+2V)左右的若干正电位，将选择存储单元所属的NAND串(以下也称为“选择串”)所贯穿的选择栅极电极膜16的电位设为电位Vss，而将下部选择晶体管设为断开状态，使选择串电性独立于源极线。
[0094]接下来，将与选择存储单元连接的位线38的电位设为基准电位Vss，并且对选择栅极电极膜22例如施加电位Vdd( > Vss)而将选择串的上部选择晶体管设为导通状态，将非选择串的上部选择晶体管设为断开状态，由此将选择串的硅柱28的电位设为基准电位Vss左右。另一方面，在向对象区块的所有控制栅极电极膜18施加电位Vpass( > Vss)之后，将选择存储单元的控制栅极电极膜18的电位设为正写入电位Vprg。由此，对于选择存储单元，从硅柱28经由隧道绝缘层31将电子注入到电荷储存层32。由此，将资料写入到选择存储单元。而且，对于与不进行写入的非选择存储单元连接的位线38，通过将位线电位例如预先升压到电位Vdd，而将栅极电位为电位Vdd的上部选择晶体管设为断开状态，将NAND串的硅柱28设为浮动状态。由此，使得在非选择存储单元中，控制栅极电极膜18与硅柱28之间不会产生大的电位差。
[0095]此时，可将背栅极电极膜13的电位设为基准电位Vss左右而将背栅极晶体管设为断开状态，也可以将背栅极电极膜13的电位设为高于基准电位Vss的读出电位VreacLbg左右而将背栅极晶体管设为导通状态。
[0096]接着，对读出动作(Read)进行说明。
[0097]当读出存储在选择存储单元中的资料时，检测选择存储单元的阈值。具体来说，将源极线44的电位设为基准电位Vss，将背栅极电极膜13的电位设为正读出电位Vread_bg。由此，在被背栅极电极膜13包围的网状连接部件25内诱发出电子。其结果为，网状连接部件25作为存储单元晶体管等的源极扩散层而发挥功能。
[0098]在该状态下，对选择串所贯穿的选择栅极电极膜16施加正导通电位VSGS_on而将下部选择栅极晶体管设为导通状态。另一方面，对非选择串所贯穿的选择栅极电极膜16施加负断开电位VSGS_off或接地电位的断开电位VSGS_off而将下部选择栅极晶体管设为断开状态。由此，成为读出电流只能够流到选择串的状态。然后，将位线38的电位设为正读出电位，并且对与属于选择串的非选择存储单元相对应的选择栅极电极膜16施加读出电位VreacK > Vss)，由此将这些非选择存储单元设为导通状态，并且通过检测流到选择串中的读出电流来判定选择存储单元的阈值，并且读出资料。
[0099]接着，对删除动作(Erase)进行说明。
[0100]当删除已写入到存储单元晶体管中的资料时，通过从硅柱28对电荷储存层32注入电洞，而使电洞与储存在电荷储存层32中的电子成对毁灭。在本实施方式中，例如通过对源极布线部件40施加删除电位Vera，并且对背栅极电极膜13施加删除电位Vera_bg(Vera > Vera_bg > Vss)，而在源极布线部件40的下部41与背栅极电极膜13之间产生电场。而且，对进行删除的区块的控制栅极电极膜18施加基准电位Vss，并且将未进行删除的区块的控制栅极电极膜18设为浮动状态。由此，在由带间穿隧产生电洞而进行删除的区块中，将该电洞经由网状连接部件25及硅柱28而注入到电荷储存层32。因此，无须在选择晶体管附近产生强电场而产生带间穿隧以产生电洞。由此，可抑制选择晶体管的断开漏电流而使动作更稳定，从而可实现可靠性更高的半导体存储装置。
[0101]接下来，对本实施方式的效果进行说明。
[0102]如图1所示，在本实施方式的半导体存储装置I中，连接于位线38与源极线44之间的存储单元晶体管沿Z方向只排列一行。因此，即便增加控制栅极电极膜18的积层数，也可以使连接于位线38与源极线44之间的存储单元晶体管的数量不会超过控制栅极电极膜18的积层数地增加，从而无需过大的控制电路。而且，源极线与位线之间的电流路径不会变得过长，从而可将导通电阻抑制为低电阻。其结果为，可同时实现构造微细化及槽电流(cell current)增加，从而可谋求动作的高速化。
[0103]而且，在本实施方式中，当制造半导体存储装置I时，在图7A?图7C所示的步骤中，将空腔65及存储孔64形成为相互连通的一体化空间，在图8A?图SC所示的步骤中，在空腔65及存储孔64的内表面上形成存储器膜30之后，在空腔65及存储孔64的内部一体地形成网状连接部件25及硅柱28。因此，无须通过蚀刻等去除存储器膜30的一部分以将硅柱28连接到网状连接部件25，从而无对存储器膜30造成损伤的担忧。其结果为，能够制造高可靠性的半导体存储装置。
[0104]进而，在半导体存储装置I中，在背栅极电极膜13中设置柱部13a。由此，在图7A?图7C所示的步骤中，当从空腔65内去除牺牲材料60时，柱部13a可支持空腔65。因此，可防止空腔65崩塌。而且，通过将柱部13a周期性地排列，可更确实地支持空腔65。进而，柱部13a的配置相对稀疏，并且相邻的柱部13a间的距离比相邻的硅柱28间的距离长。由此，在图7A?图7C所示的步骤中，空腔65的最窄部分的宽度不会比相邻的存储孔64间之间隔窄。其结果为，在图8A?图SC所示的步骤中，当在空腔65内埋入多晶硅而形成网状连接部件25时，可确实地埋入多晶硅。
[0105]另外，在本实施方式中，示出了由n+型的多晶硅形成源极布线部件40的下部41的示例，但并不限定于此，也可以由n+型的锗(Ge)形成下部41，还可以由η +型的硅锗(SiGe)形成该下部41。由此，可在比使用多晶硅时低的温度下使杂质活化。其结果为，可减轻加在给存储单元晶体管及各布线等上的热负荷，从而能够制造可靠性更高的半导体存储装置。而且，也可以代替柱部13a而将具有不同于背栅极电极膜13的材料的支持部件埋入到贯通孔26内。由此也可以支持空腔65。
[0106](第一实施方式的变形例)
[0107]接下来，对本实施方式的变形例进行说明。
[0108]图21A及图21B是例示本变形例的半导体存储装置的制造方法的剖视图。
[0109]图22是例示本变形例中的硅柱、源极布线部件及控制栅极电极的俯视图。
[0110]如图21A及图21B所示，在本变形例中，当形成存储孔64时，实质上未蚀刻背栅极电极膜13的柱部13a。由此，如图22所示，一部分硅柱28的下部的形状成为与柱部13a重复的部分缺失的形状。例如，从Z方向观察时，一部分娃柱28的下部的形状成为圆形的一部分缺失的形状。而且，存储孔64未贯通背栅极电极膜13。
[0111]根据本变形例，由于在形成存储孔64之后柱部13a的大致整体仍残留，因此可确实地支持空腔65。但由于存储孔64与空腔65的连通部分的宽度d变小，有可能阻碍多晶硅进入到空腔65内，因此宽度d的值优选设为一定值以上。具体来说，宽度d优选设为设置在存储孔64内的存储器膜30与多晶硅膜的合计膜厚的约两倍以上。本变形例中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
[0112](第二实施方式)
[0113]接下来，对第二实施方式进行说明。
[0114]图23是例示本实施方式的半导体存储装置的剖视图。
[0115]如图23所示，在本实施方式的半导体存储装置2中，整个源极布线部件40由金属材料形成。而且，对网状连接部件25的上层部分25a中的相当于源极布线部件40及侧壁绝缘膜45的正下方区域的部分注入杂质，而形成导电型为n+型的高浓度区域25e。高浓度区域25e中的有效杂质浓度高于上层部分25a中的与硅柱28相接的部分的有效杂质浓度。而且，在本实施方式的半导体存储装置2中，硅柱28未贯通背栅极电极膜13。
[0116]本实施方式的半导体存储装置2可通过以下所示的方法加以制造。也就是说，在图1lA?图1lC所示的步骤中，在形成狭缝71之后，将杂质经由狭缝71而离子注入到网状连接部件25的上层部分25a，从而形成高浓度区域25e。而且，在图15A?图15C所示的步骤中，通过利用金属材料填埋狭缝71内而形成源极布线部件40。
[0117]在半导体存储装置2中，在能够良好地控制而形成高浓度区域25e的情况下，可通过将背栅极晶体管设为断开状态而提升截止特性，并且提升写入动作的选择性。另一方面，在高浓度区域25e的形成取决于网状连接部件25的状态而变得不稳定的情况下，优选通过将背栅极晶体管设为导通状态而利用下部选择晶体管的动作来写入资料。
[0118]根据本实施方式，通过由金属材料形成整个源极布线部件40，可降低源极布线部件40的电阻率。而且，源极布线部件40可经由高浓度区域25e而与网状连接部件25欧姆连接。进而，高浓度区域25e是作为存储单元晶体管及电子供给源而发挥功能。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
[0119](第三实施方式)
[0120]接下来，对第三实施方式进行说明。
[0121]图24是例示本实施方式的半导体存储装置的剖视图。
[0122]如图24所示，在本实施方式的半导体存储装置3中，源极布线部件40由核心部40a以及覆盖核心部40a的下表面及两侧面的周边部40b形成。并且，核心部40a由金属材料例如(Ti/TiN/W)积层膜形成，周边部40b由半导体材料例如n+型的多晶硅形成。由此，可进一步降低源极布线部件40的电阻值。本实施方式中的所述以外的构成、制造方法、动作及效果与所述第一实施方式相同。
[0123]另外，源极布线部件40的上部也可以与所述第一实施方式同样地由金属材料形成整个上部。由此，可进一步降低源极布线部件40的电阻值，并且可同时实现半导体存储装置的低成本化及高速化。
[0124](第三实施方式的变形例)
[0125]接下来，对第三实施方式的变形例进行说明。
[0126]图25是例示本变形例的半导体存储装置的剖视图。
[0127]如图25所示，在本变形例的半导体存储装置3a中，源极布线部件40的周边部40b被硅化，例如由硅化钛(TiSi2)形成。通过将n+型的多晶硅层形成为比所述第三实施方式中的n+型的多晶硅层薄，而使得该多晶硅层全部被用于硅化，从而可实现本变形例的构造。而且，此时，周边部40b进出于网状连接部件25内而形成进出部40c。
[0128]根据本变形例，与所述第三实施方式相比，可进一步降低源极布线部件40的电阻值。而且，通过所谓“伊"雪效应(snowplow effect) ”，可将周边部4