半导体存储装置及其制造方法
【专利说明】半导体存储装置及其制造方法
[0001]相关申请案
[0002]本申请案享受以日本专利申请案2014-21747号(申请日:2014年2月6日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体存储装置及其制造方法。
【背景技术】
[0004]一直以来，半导体存储装置的高集成化不断发展，但通过提升光刻技术来提高集成度的方法正不断接近极限。因此，提出了如下积层型存储装置:使电极膜与绝缘膜交替积层而形成积层体，在该积层体中一次性形成贯通孔，在贯通孔的内表面上形成存储器膜之后，在贯通孔的内部形成硅柱。在积层型存储装置中，由于在硅柱与电极膜的每一个交叉部分形成以存储器膜为电荷储存部件的存储单元，因此存储单元呈三维排列。
[0005]作为该种积层型存储装置的第一例，提出了如下I字柱形存储装置:在积层体之下设置源极线，在积层体之上设置位线，并且将硅柱的下端连接到源极线，将上端连接到位线。然而，当制造I字柱形存储装置时，为了在贯通孔的内表面上形成存储器膜之后将硅柱连接到源极线，而必须通过蚀刻等将存储器膜从贯通孔的底部去除，但此时，有对已形成在贯通孔的侧面上的存储器膜、也就是构成存储单元的存储器膜造成损伤的问题。
[0006]而且，作为积层型存储装置的第二例，提出了如下U字柱形存储装置:在积层体之上设置源极线及位线，并且将两根硅柱的上端部分别连接到源极线及位线，将该两根硅柱的下端部彼此经由连接部件连接。当制造U字柱形存储装置时，可通过使两个贯通孔与供形成连接部件的预定空间连通，而在贯通孔及空腔的内表面上形成存储器膜，在后一体地形成硅柱及连接部件。因此，无须去除贯通孔底部的存储器膜。然而，在U字柱形存储装置中，由于串联连接在源极线与位线之间的存储单元的数量增多，因此有控制电路增大的问题。而且，由于源极线与位线之间的电流路径长，因此有导通电阻高的问题。
【发明内容】
[0007]本发明的实施方式提供一种特性良好且容易制造的半导体存储装置及其制造方法。
[0008]实施方式的半导体存储装置包括:连接部件，包含半导体材料；第一电极膜，设置在所述连接部件的至少上方；第一绝缘膜，设置在所述第一电极膜上；积层体，设置在所述第一绝缘膜上，并且由第二电极膜及第二绝缘膜交替积层而成；三根以上的半导体柱，沿互不相同的两个以上的方向排列，并且在所述第二电极膜及所述第二绝缘膜的积层方向延伸，贯通所述积层体及所述第一绝缘膜而连接于所述连接部件；第三绝缘膜，设置在所述半导体柱与所述积层体之间、以及所述连接部件与所述第一电极膜之间；以及电荷储存层，设置在所述第三绝缘膜中的至少所述第二电极膜与所述半导体柱之间。
【附图说明】
[0009]图1A及图1B是例示第一实施方式的集成电路装置的剖视图。
[0010]图2是图1B所示的区域A的放大剖视图。
[0011]图3A是例示第一实施方式中的网状连接部件的俯视图，图3B是例示硅柱、源极布线部件及控制栅极电极的俯视图，图3C是例示位线及其周边的俯视图。
[0012]图4A?图4C是例示第一实施方式的半导体存储装置的制造方法的图。
[0013]图5A?图5C是例示第一实施方式的半导体存储装置的制造方法的图。
[0014]图6A?图6C是例示第一实施方式的半导体存储装置的制造方法的图。
[0015]图7A?图7C是例示第一实施方式的半导体存储装置的制造方法的图。
[0016]图8A?图SC是例示第一实施方式的半导体存储装置的制造方法的图。
[0017]图9A?图9C是例示第一实施方式的半导体存储装置的制造方法的图。
[0018]图1OA?图1OC是例示第一实施方式的半导体存储装置的制造方法的图。
[0019]图1lA?图1lC是例示第一实施方式的半导体存储装置的制造方法的图。
[0020]图12A?图12C是例示第一实施方式的半导体存储装置的制造方法的图。
[0021]图13A?图13C是例示第一实施方式的半导体存储装置的制造方法的图。
[0022]图14A?图14C是例示第一实施方式的半导体存储装置的制造方法的图。
[0023]图15A?图15C是例示第一实施方式的半导体存储装置的制造方法的图。
[0024]图16A?图16C是例示第一实施方式的半导体存储装置的制造方法的图。
[0025]图17A?图17C是例示第一实施方式的半导体存储装置的制造方法的图。
[0026]图18A?图18C是例示第一实施方式的半导体存储装置的制造方法的图。
[0027]图19A?图19C是例示第一实施方式的半导体存储装置的制造方法的图。
[0028]图20A及图20B是例示第一实施方式的半导体存储装置的制造方法的剖视图。
[0029]图21A及图21B是例示第一实施方式的变形例的半导体存储装置的制造方法的剖视图。
[0030]图22是例示第一实施方式的变形例中的硅柱、源极布线部件及控制栅极电极的俯视图。
[0031]图23是例示第二实施方式的半导体存储装置的剖视图。
[0032]图24是例示第三实施方式的半导体存储装置的剖视图。
[0033]图25是例示第三实施方式的变形例的半导体存储装置的剖视图。
[0034]图26A是例示第一实施方式的半导体存储装置的俯视图，图26B是例示第四实施方式的半导体存储装置的俯视图。
[0035]图27是例示第5实施方式的半导体存储装置的剖视图。
[0036]图28是例示第6实施方式的半导体存储装置的剖视图。
[0037]图29是例示第7实施方式的半导体存储装置中的布线的位置关系的图。
[0038]图30A?图30D是例示第7实施方式的半导体存储装置的俯视图，图30A表示全层，图30B表示背栅极电极膜，图30C表示下部的选择栅极电极膜，图30D表示控制栅极电极膜。
[0039]图3IA是沿图30A所示的C-C线截取的剖视图，图31B是沿图30A所示的D-D'线截取的剖视图，图31C是沿图30A所示的E-E'线截取的剖视图。
[0040]图32是例示第8实施方式的半导体存储装置的俯视图。
[0041]图33是例示第8实施方式的变形例的半导体存储装置的俯视图。
[0042]图34A是例示第9实施方式的半导体存储装置的俯视图，图34B是其剖视图。
[0043]图35A及图35B是例示第9实施方式的第一具体例的半导体存储装置的制造方法的俯视图。
[0044]图36A及图36B是例示第9实施方式的第二具体例的半导体存储装置的制造方法的俯视图。
【具体实施方式】
[0045](第一实施方式)
[0046]以下，一边参照附图，一边对本发明的实施方式进行说明。
[0047]首先，对第一实施方式进行说明。
[0048]图1A及图1B是例示本实施方式的半导体存储装置的剖视图，示出相互正交的截面。
[0049]图2是图1B所示的区域A的放大剖视图。
[0050]图3A是例示本实施方式中的网状连接部件的俯视图，图3B是例示硅柱、源极布线部件及控制栅极电极的俯视图，图3C是例示位线及其周边的俯视图。
[0051]图1B是沿图3C所示的线截取的剖视图。
[0052]如图1A及图1B所示，在本实施方式的半导体存储装置I中设置硅基板10。以下，为了方便说明，在本说明书中采用XYZ正交坐标系统。将平行于硅基板10的上表面并且相互正交的方向设为“X方向”及“Y方向”，将垂直于硅基板10的上表面的方向设为“Z方向”。
[0053]在硅基板10上设置着驱动电路部11，并且在驱动电路部11上设置着层间绝缘膜12。另外，在图1A及图1B中，作为驱动电路部11，仅示出了层间绝缘膜，而省略了构成驱动电路部11的晶体管等元件的图示。在层间绝缘膜12上设置着背栅极电极膜13(第一电极膜)。在背栅极电极膜13上设置着层间绝缘膜14(第一绝缘膜)。在层间绝缘膜14上设置着选择栅极电极膜16 (第三电极膜)，并且在选择栅极电极膜16上设置着层间绝缘膜17。在层间绝缘膜17上设置着控制栅极电极膜18 (第二电极膜)及层间绝缘膜19 (第二绝缘膜)交替积层而成的积层体20。在积层体20的最上层的控制栅极电极膜18上设置着层间绝缘膜21，在层间绝缘膜21上设置着选择栅极电极膜22，在选择栅极电极膜22上设置着层间绝缘膜23。所述各层间绝缘膜例如具有硅氧化物，背栅极电极膜13例如具有含有杂质的多晶硅，选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22例如具有金属、金属硅化物或多晶硅中的任一种。
[0054]在背栅极电极膜13内设置着网状连接部件25 (连接部件)。如图3A所示，网状连接部件25的形状为在平板上呈周期性地形成着多个贯通孔26的网状。贯通孔26在XY平面内呈错位状排列。背栅极电极膜13的一部分进入到贯通孔26内。换句话说，在背栅极电极膜13中设置着贯通网状连接部件25的柱部13a。而且，如图2所示，网状连接部件25也可以被分成上层部分25a及下层部分25b，并且在上层部分25a与下层部分25b之间形成着空隙25c。空隙25c可形成于整个面，也可以局部地形成。而且，网状连接部件25也可以为连续体而不形成空隙25c。
[0055]以贯通选择栅极电极膜22、层间绝缘膜21、积层体20、层间绝缘膜17、选择栅极电极膜16、层间绝缘膜14、背栅极电极膜13及网状连接部件25的方式形成着多根硅柱28 (半导体柱)。各硅柱28具有多晶硅，并且沿Z方向、也就是控制栅极电极膜18及层间绝缘膜19的积层方向延伸。在硅柱28的中心部形成着空隙28c。另外，也可以不形成空隙28c。
[0056]如图3B所示，从Z方向观察时，硅柱28的最密排列方向为相对于X方向倾斜±30°的方向及Y方向这三个方向。硅柱28呈正三角形栅格状周期性地排列。而且，如图3B所示，三根硅柱28咬入至各柱部13a的外周部。另外，在图3A中，网状连接部件25与硅柱28的交叉部分以网状连接部件25表示。
[0057]如图2所示，硅柱28及网状连接部件25例如是由多晶硅而形成为一体。因此，在网状连接部件25上连接着三根以上的硅柱28。并且，在具有硅柱28及网状连接部件25的构造体的外表面上设置着绝缘性存储器膜(第三绝缘膜)30。利用存储器膜30将硅柱28与选择栅极电极膜16、控制栅极电极膜18及选择栅极电极膜22绝缘，并且将网状连接部件25与背栅极电极膜13绝缘。
[0058]在存储器膜30中，从硅柱28及网状连接部件25侧起依序积层隧道绝缘层31、电荷储存层32及阻挡绝缘层33。隧道绝缘层31通常为绝缘性，但如果被施加处于半导体存储装置I的驱动电压的范围内的特定电压，则该隧道绝缘层31成为流通穿隧电流的层。电荷储存层32是具有储存电荷的能力的层，例如由硅氮化物(SiN)形成。阻挡绝缘层33是即便在半导体存储装置I的驱动电压的范围内被施加电压仍实质上不流通电流的层，该阻挡绝缘层33是由高介电常数材料例如硅氧化物、铝氧化物或铪氧化物形成的氧化层或由这些氧化层积层而成的多层膜。
[0059]如图1B及图3C所示，在各硅柱28上设置着插销35，插销35连接于各硅柱28。在各插销35上设置着插销36，插销36连接于各插销35。插销36比插销35细。插销35及36例如是由钨层及钛氮化层等含金属层积层而形成。